TESTSOC-2004

Action Spécifique Test-SOC

LIRMM-LAAS

La Londe - 2004

TESTSOC-2004IntroductionIntroduction

• Historique• Digital• Reconfigurable• Mémoires• AS SOC-AMS• ....

• AS TESTSOC • Digital, Mixte, Analog, RF, Micro-onde• RTP SOC & RTP MO (66% & 33%)• Lancement 11/2003, Lip6• 3 thèmes Digital / Mixte / RF&MO• Journée Digital Nov03 Montpellier-C. Landrault• Journée Mixte Avril04 Valence-C. Robach & V. beroulle• Journée RF&MO Juin04 Paris-M. benabdenbi

TESTSOC-2004IntroductionIntroductionPlana Robert LAASRenovell Michel LIRMM CNRSJallamion Yannis INFINEONJay Christian INFINEONCarbonero Jean-Louis ST-MicroelectronicsChion Alain ST-MicroelectronicsCauvet Philippe PhilipsBeroulle Vincent LCIS-INPGToutain Serge IREENA NantesMahe Yann IREENA NantesJacquemod Gilles LEATCambon Gaston LIRMM CNRSDeval Yann IXLLeveugle Regis TIMATuna Matthieu LIP6Benabdenbi Mounir LIP6Robach Chantal LCIS-INPGBourreau Daniel LEST / ENST BretagnePortal Jean-Michel L2MPBernard Serge LIRMM CNRSLandrault Christian LIRMM CNRS

TESTSOC-2004IntroductionIntroduction

• Digital nov03• Jaume Segura UIB: Défaillances• P. Girard LIRMM: Test retard• M.L. Flottes LIRMM: Compression• M. Benabdenbi LIP6: Architecture de test• ...

• Analog avril04 • S. Mir TIMA: Etat de l’art• J.L. Carbonero ST: Stratégie • P. Cauvet Philips: ADC• ...

• RF&MO juin04• Y. Deval IXL• ....

TESTSOC-2004process begin wait until not CLOCK'stable and CLOCK=1; if(ENABLE='1') then TOGGLE<= notTOGGLE; end if;end process;

Fabrication

Conception

Layout

ProblèmeDeviation & Spot

IntroductionIntroduction

TESTSOC-2004

Circuit Digital

n m

• Test Exhaustif• 264 vecteurs• 1019/100MHz• => 5850 ans

00101.............................11010...

10110.............................00011...

• Test Raisonnable• 10s / 100MHz• 109

• 1 / 1010

IntroductionIntroduction

TESTSOC-2004IntroductionIntroductionb . Pb - f . Pf ? Marge #

f .Pf

b .Pb

. f . Ptv2n

b

e

v

b . Pb - f . Pf ? v . f . Pt + e . (Pr-Pb)

v

v.f.Pt

e(Pr-Pb)

b . Pb - f . Pf

vNon-Testé Parf-TestéPrag-Testé

TESTSOC-2004

CircuitCircuit

0 ?DPd1

0 ?DPd2

? Variations / Tolérance

Ps0 ?SF

F

F

Pdi A

IntroductionIntroduction

TESTSOC-2004

process begin wait until not CLOCK'stable and CLOCK=1; if(ENABLE='1') then TOGGLE<= notTOGGLE; end if;end process;

Spécification ?

? Ps? Pdi

Sensibilité : Se =

Amplitude : A / ? D F

Tolérance : Ps / ? T S

A * Se ? T ?

A ? T / Se ?

Robustesse

A

Se

T

PrincipePrincipe

TESTSOC-2004

? Variations ?

Deviation

Spot

#

Pdi

D

A

Faible & Systématique

0 ?D

R

CO

A

0 ?D

R

CC

A

Forte & Occasionnelle

0 ?

Court-circuit

Métalpiqué

PrincipePrincipe

TESTSOC-2004

Circuits AnalogiquesCircuits Digitaux

Déviations Faible & Syst.Spots Forte & Occ.

Faible T/SeFort T/Se

Spots Forte & Occ.

Test Orienté SpécifTest Orienté Défauts

#

Pente

S

0 ?D

R

CO

0 ?D

R

CC

PrincipePrincipe

TESTSOC-2004

• Un circuit digital sans spot => fonction correcte• Prouver que le circuit/structure n’est pas affecté de spot

2n

VT

Pour chaque spot possible Calculer le stimuli d’entrée mettant le défaut en évidence

Liste deVecteursde Test

PrincipePrincipe

TESTSOC-2004

1,5V1,5V

0V/1,3V

1,5V/0,2V

PrincipePrincipe

TESTSOC-2004

11 0/11/0

PrincipePrincipe1

X1

X

TESTSOC-2004

• Représentation logique• Stuck-at-0 / Stuck-at-1• Représentativité MdF (1)• Représentativité Description (2)• ATPG / D-Algorithme (3)

11

10

0

1

2n

VT

Ca0

1

x

x

0

Prag-Testé#

Ps

S

T

Goe

NoGo

emin?

Qualité

Coût

• 106 portes• 106 noeuds• 106 vecteurs• 100Mhz

PrincipePrincipe

TESTSOC-2004

0

2n

VT

NoGo

Goe

eminCFmax100%

CF

eCF 95%

CF%

eppm

100 90

emin

CF => Métrique

Qualité

PrincipePrincipe

TESTSOC-2004

11

10

0

1

2n

VT

Ca0

1

x

x

Coût

• F1 => E1=(V11 ou V12 ou V13 ...)

• F2 => E2=(V21 ou V22 ou V23 ...)

• F3 => E3=(V31 ou V32 ou V33 ...)

• .........

E1 et E2 et E3 et E4......

CF 95%

PrincipePrincipe

TESTSOC-2004

Circuit Description Fault List

ATPG (3)

Fault Simulation(4)

S1, S2,…., Sk

Circuit Description

Vector List

Vecteur

FC= Nd

NT?

PrincipePrincipe

TESTSOC-2004

11

10

0

1Ca0

1

010

• ATPG / Backtrack

• CF < CF Fixée

• Structure

11

10

0

1Ca0

1

01T=0

Conception en Vue duTest (5)

PrincipePrincipe

TESTSOC-2004

Scan Path

Logique Combinatoire

QD QD QD

Clock

PI PO

PrincipePrincipe

TESTSOC-2004

TestSi

C

Si

C

Si

C

Scan Path

Logique Combinatoire

D Q D Q D Q

Clock

PI PO

Sin Sout

PrincipePrincipe

TESTSOC-2004

SOB

SOC

ProblématiqueProblématiqueTechnologieTechnologie

TESTSOC-2004

Puissance

Fréquence

Pins

Portes

Technologie

130W

~2GHz

1500

100/1000M

130n

Complexité

ProblématiqueProblématiqueTechnologieTechnologie

TESTSOC-2004

PortesPortes

100

1,000

10,000

100,000

1,000,000

10,000,000

1984 1986 1988 1990 1992 1994 1996 1998 2000 2002 2004

tempstemps

1s

1j

1an

103 104 105 1M 10M

• Outils/Heuristiques• Outils/Heuristiques

Aspects Récurrents / AlgorithmesAspects Récurrents / AlgorithmesProblématiqueProblématique

TESTSOC-2004

• Méthodologies de Conception & Test • Méthodologies de Conception & Test

?C

DSP

SRAM

ROMGlue

Logique

FPGA

Analogique

DRAM

SOC

ProblématiqueProblématiqueAspects NouveauxAspects Nouveaux

TESTSOC-2004

SOB Méthodologie

Test SOB

Fab. SOBConc. SOB

Test IC

Fab. ICConc. IC

Test ASIC

Fab. ASICConc. ASIC

Test SOCFab. SOC

Integ. SOC

Conc. IP Conc. UDL

SOC Méthodologie

• Méthodologies Vérification & Validation• Méthodologies Vérification & Validation

V&V

V&V V&V

ProblématiqueProblématiqueAspects NouveauxAspects Nouveaux

TESTSOC-2004

• Modèles de Fautes• Modèles de Fautes

Inco

nn

u

Bri

dg

e M

1/M

2

DensitéDensité Apparition Apparition

DéfautsDéfauts

Via

Bre

ak

Bri

dg

e M

2

Bri

dg

e P

oly

.......................

SchlumbergerSchlumbergerTechnoTechno 350nm 350nm

ProblématiqueProblématiqueAspects Récurrents / DéfaillancesAspects Récurrents / Défaillances

TESTSOC-2004ProblématiqueProblématiqueModes de DéfaillancesModes de Défaillances

• Court-Circuit• les plus courants dans techno précédentes• toujours importants• plus difficiles à détecter car moins agressifs

• Circuit-Ouvert• Devenus les plus courants (107 vias/die)• Opens résistifs• Impact sur le timing

•Défauts paramétriques• Variations importantes d’un ensemble de paramètres• Dépendance / Vdd• Comportement non homogène / température• Impact sur le timing

TESTSOC-2004ProblématiqueProblématiqueModes de DéfaillancesModes de Défaillances

#F

0

t

t

t

t

t

t

TESTSOC-2004ProblématiqueProblématiqueModes de DéfaillancesModes de Défaillances

#F

0

t

t

t

t

t

t

TESTSOC-2004ProblématiqueProblématiqueTimingTiming? Caractéristiques principales d’un test de délai

CsT

mise en évidence d’un retard ? créer et propager des transitions ?paire de vecteurs

Période d’Horloge

1

Observation

test du circuit à sa fréquence maximale ? test “at-speed”

Observation

0Période d’Horloge

fonctionnement correct à basse fréquence, incorrect à fréquence nominale

TESTSOC-2004ProblématiqueProblématiqueTimingTiming? “scan-shift delay test” ou “launch-from-shift technique”

circuit

combinatoire

basculescan scan in

basculescan

scan out

sortiesprimaires

entréesprimaires

H Mode

H Mode chargementde V1

Tlent Tfonct

V2 pardécalage

application de V2

déchargement+ V1 suivant

capture

Tlent Tlent

mode scan mode scan

mode fonctionnel

? nécessite des paires de vecteurs de test spécifiques? couverture de fautes (chemin, transition) non garantie

TESTSOC-2004ProblématiqueProblématiqueTimingTiming? “broad-side delay test” ou “launch-from-capture techn.”

? signal Mode à fréquence faible ? performances du testeur? génération de paires de test plus complexe

chargementde V1

Tlent Tfonct

V2 parréponse

de V1

application de V2

déchargement+ V1 suivant

capture

Tlent Tlent

mode scan mode scan

mode fonctionnel

circuit

combinatoire

basculescan scan in

basculescan

scan out

sortiesprimaires

entréesprimaires

H Mode

H Mode

TESTSOC-2004ProblématiqueProblématiqueBIST- CompressionBIST- Compression

? Données de test? Compression verticale (profondeur mémoire)? Compression horizontale (# canaux)

? Réponses de test? Analyse de signature? Compaction spatiale

DUT

1...0

1...0

1...1

…

…

DUT

01...0

11...0

11...1…

…

TESTSOC-2004ProblématiqueProblématiqueBIST- CompressionBIST- Compression

ATEStimuli

compressésRéponses

compactées

Déc

ompr

esse

ur

Com

pact

eur

? Embedded Deterministic Test? ITC (2002), ITC (2003), J. Rajski, Mentor Graphics? Principe :

? Générer des vecteurs Compressés (Compression ? Nouvel ATPG)? Compacteur sélectif (résout PB aliasing et réponses non définies)

TESTSOC-2004

Ring generator

Phase shifter

Injecteurs

Répartition des injecteurs pour propagationrapides des données

La séquence d’états ne dépend pasuniquement de la valeur initiale !

Contrôle continu durant la phase de scan

ProblématiqueProblématiqueBIST- CompressionBIST- Compression

TESTSOC-2004ProblématiqueProblématiqueBIST- CompressionBIST- Compression

DUT

Shift

Scan-En

Additionneur

(N bits)

V1(1)

Pdata_in (M canaux)

TESTSOC-2004ProblématiqueProblématiqueArchitecture de TestArchitecture de Test

IEEE P1500

• P1500• Coeur• Wrapper• TAM• ....

TESTSOC-2004ConclusionConclusion

• Défaillances• Modèles de fautes• Impact sur le timing• Méthodologies de test• Volume de données de test• Architecture de test

• Vérification• Algorithmes• Puisance• Blocs Mémoires• ....