tenue aux radiations des composants logiques et interfaces

DTS/AQ/EQE/ER Françoise BEZERRA - 09 octobre 2001

CCT Composants Logiques et d ’Interfaces

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Tenue aux radiations des composants Logiques et Interfaces

Tenue aux radiations des composants Logiques et Interfaces

1/ Rappel : Comportement des technologies CMOS et BiCMOS vis à vis

des radiations

2/ Composants testés au CNES depuis 1999 dans le cadre du projet

MICROSAT et de la R&T

3/ Les moyens et conditions de test

4/ Résultats des essais

5/ Conclusion des essais

6/ Rappels sur les difficultés des essais



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1/ Rappel : Comportement des technologies CMOS et BiCMOS vis à vis des radiations

1/ Rappel : Comportement des technologies CMOS et BiCMOS vis à vis des radiations

Rappel des phénomènes étudiés:

Dose cumulée: (électrons, protons)

Dégradation progressive de certains paramètres pouvant aller jusqu'à la

perte de fonctionnalité.

Effets singuliers: (ions lourds, protons)

Le passage d'une particule provoque un événement destructif ou pas

Latch-up: Mise en conduction d'une structure thyristor parasite pouvant

entraîner la destruction thermique du composant.

Upset: Basculement logique du contenu d'un point mémoire. Phénomène

non destructif.

Transitoire: Modification très temporaire du niveau d ’un signal. Phénomène

non destructif.



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Sensibilité intrinsèque des technologies CMOS et BiCMOS :

Dose cumulée: Les deux technologies sont sensibles. Les paramètres

sensibles à priori sont les courants ICC et ICCSB ainsi que les tensions

de seuil qui en dérivant perturbent le fonctionnel.

Effets singuliers:

Latch-up: Seules les structures CMOS y sont sensibles (nécessité d ’avoir

une structure PNPN pour avoir latch-up. Les parties Bipolaires des

composants BICMOS n ’y sont pas sensibles.

Upset: Tous les composants qui contiennent des points mémoires y sont

sensibles (latchs, registres, mémoire…) qu ’ils soient CMOS ou BiCMOS.

Transitoire: Tous les composants sont concernés mais un SET ne se

propagera au niveau système que s ’il est mémorisé ou amplifié.



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Méthodes de durcissement système :

Dose cumulée: Blindage global ou local, prise en compte des dérives

paramétriques dans le design, redondance froide.

Latch-up: Système délatcheur. Plus ou moins complexe à mettre en oeuvre.

SEU: Redondance chaude, vote majoritaire,...

SET: Filtrage, Redondance matérielle ou temporelle.

Toutes ces méthodes sont déjà connues. Le recours à l'utilisation

massive de composants non durcis devrait entraîner leur généralisation

et déplacer l'assurance durcissement du composant vers le système.



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2/ Composants testés au CNES depuis 1999 dans le cadre du projet Microsat et de la R&T composants

2/ Composants testés au CNES depuis 1999 dans le cadre du projet Microsat et de la R&T composants

Familles Logiques 5V :

FAMILLE TYPE FABRICANT ESSAI

74HC02 TI TID

74HC02 ST IL & TIDHigh SpeedCMOS

74HC4050M1R ST IL & TID

Advanced CMOS 74ACT04 ST IL

74ABT843D TI et PHILIPS IL & TID

AdvancedBiCMOS

74ABT162245ADL TI et PHILIPS IL & TID



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Familles Logiques 3.3V :

FAMILLE TYPE FABRICANT ESSAI

74LVC04AD TI IL & TID



74LVC32D PHILIPS IL & TID

Low VoltageCMOS

74LVC125D PHILIPS IL & TID

74LVT244AD PHILIPS IL & TID

74LVTH162541 TI IL & TID

74LVT162245 FAIRCHILD IL & TID

74LVTH162245 TI et PHILIPS IL & TID

Low VoltageBiCMOS

74LVTH16543 TI TID



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Composants d ’Interfaces :

TYPE FABRICANT ESSAI

DS90C031BTMDS90C032BTM

NSC IL & TID

DS90C031QMLDS90C032QML

NSC IL & TID

DS90LV031ATMDS90LV032ATM

NSC IL & TID

DS26LV31TMDS26LV32ATM

NSC IL & TID

SN65LVDS31DSN65LVDS32D

TI IL & TID

MAX3088ESA MAXIM IL & TID



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3/ Les moyens et conditions de test3/ Les moyens et conditions de test

Essai en dose cumulée :

Moyens : Source Co60 de l ’ONERA/DESP

Conditions : Débit de dose : entre 200 et 400 rad/h

Annealing : 24h, 20°C et 168h, 100°C

Essai sous ions lourds :

Moyens : Accélérateur de l ’IPN Orsay

Conditions : Ions lourds Brome, Iode … avec des LET variant 13 à 80MeV/mg/cm²



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4/ Résultats des essais4/ Résultats des essais

Familles Logiques 5V :

TYPE FABRICANT RESULTATS DES ESSAIS

74HC02 TI 5Krad paramétrique

74HC02 ST 5Krad paramétrique Insensible au SEL à un LET de 72MeV/mg/cm²

74HC4050M1R ST

20Krad paramétrique Insensible au SEL et au SEU à un LET de

72MeV/mg/cm²

74ACT04 STInsensible au SEL à un LET de 40MeV/mg/cm²

74ABT843D TI et PHILIPS Tenue > 25Krad Insensible au SEL à un LET de 40MeV/mg/cm²

74ABT162245ADL TI et PHILIPS Tenue > 25Krad Insensible au SEL à un LET de 40MeV/mg/cm²



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Famille Logique 3.3V :

TYPE FABRICANT RESULTAS DES ESSAIS

74LVC04AD

74LVC08AD

74LVC32AD

TI Tenue > 23Krad Insensible au SEL à un LET de 36MeV/mg/cm²

74LVC32D PHILIPS 12Krad paramétrique Très peu sensible au SEL à un LET de

72MeV/mg/cm²

74 LVC125D PHILIPS 11Krad paramétrique Insensible au SEL à un LET de 36MeV/mg/cm²

74LVT244AD PHILIPS 20Krad paramétrique Insensible au SEL à un LET de 36MeV/mg/cm²

74LVTH162541 TI Insensible au SEL à un LET de 40MeV/mg/cm²

74LVT162245 FAIRCHILD 24Krad paramétrique Insensible au SEL à un LET de 40MeV/mg/cm²

74LVTH162245 TI et PHILIPS >15kRad paramétrique (TI) Insensible au SEL à un LET de 61MeV/mg/cm²

74LVT16543 TI Tenue > 25Krad



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Résultats des essais TID Paramétrique sur les familles Logiques

Résultats des essais TID Paramétrique sur les familles Logiques

0

5

10

15

20

25

TID (Krad)

HC02

HC4050

ABT

LVC /

TI

LVC /

PhLV

TLV

TH



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Interfaces :

TYPE FABRICANT RESULTATS DES ESSAIS

DS90C031BTMDS90C032BTM NSC

25krad paramétrique pour le 31 et 36Krad pour le 32 Sensible au SEL dès 40MeV/mg/cm² pour le 31 Pas de SEL à un LET de 60MeV/mg/cm² pour le 32

DS90C031QMLDS90C032QML NSC

25krad paramétrique pour le 31 et 36Krad pour le 32 Pas de SEL à un LET de 60MeV/mg/cm²

DS90LV031ATMDS90LV032ATM

NSC Tenue > 99krad Pas de SEL à un LET de 60MeV/mg/cm² pour le 31

(récepteur non testé)

DS26LV31TMDS26LV32ATM NSC 19krad paramétrique pour le 31 et 48Krad pour le 32

SN65LVDS31DSN65LVDS32D

TI Tenue > 99krad Pas de SEL à un LET de 60MeV/mg/cm²

MAX3088ESA MAXIM 15krad paramétrique et fonctionnel (mode récepteur plus

sensible que mode émetteur) Très peu sensible au SEL à un LET de 80MeV/mg/cm²



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Résultats des essais TID Paramétrique sur composants d ’Interfaces

Résultats des essais TID Paramétrique sur composants d ’Interfaces

0

20

40

60

80

100

TID (Krad)



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5/ Conclusion des essais5/ Conclusion des essais

Dose cumulée:

Familles logiques: tenue variable suivant fonction et/ou fabricant.

Circuits d ’interface: tenue très variable d ’un fabricant à l ’autre et d ’un type à

l ’autre.

Latch-up:

Familles logiques: Insensibles ou très peu sensibles

Circuits d ’interface: Attention tenue très variable d ’un fabricant à l ’autre et

d ’une révision à l ’autre.

SEU/SET:

Familles logiques: Peu ou pas sensible au SEU car peu de points mémoires.

Circuits d ’interface:Tous les produits testés se sont avérés sensibles aux

transitoires.



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6/ Rappels sur les difficultés des essais6/ Rappels sur les difficultés des essais

Dose cumulée:

Travail à faible débit de dose pour éviter des phénomènes liés à l ’accélération

du dépôt de dose.

Test paramétrique le plus complet possible: nécessite testeurs performants.

Effets singuliers:

Ions lourds: Nécessité d ’ouvrir les composants difficile voire impossible dans

certain cas.

Les accélérateurs d ’ions lourds et de protons ne sont pas sur Toulouse:

Nécessité de se rendre sur les installations avec des testeurs portables .

Pour le latch-up le test peut être réalisé alors que le composant est polarisé en

statique mais pour les SEU/SET, il est nécessaire d ’activer le composant alors

qu ’il est sous faisceau: Système de test élaboré.



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6/ Rappels sur les difficultés des essais6/ Rappels sur les difficultés des essais

Représentativité/pérennité: Quel que soit le type d ’essai, en plus du date code, la

révision de puce et des informations technologiques sont très utiles.

Coût: Faisceau ions lourds ou protons: compter 500 à 700 Euros de l ’heure. (un test varie de 2h à

8 heures suivant complexité et sensibilité du composant)

Accès à la source dose cumulée: de l ’ordre de 3000 Euros.

Développement d ’un test latch-up simple: de l ’ordre de quelques kEuros.

Développement d ’un test Latch-up et SEU ou SET: jusqu ’à 15kEuros suivant complexité.

Délai: Compter 1 semaine pour l ’ouverture de composants

2 à 6 semaines pour la mise au point d ’un essai en dose ou SEU/SET

L’accès au faisceau ions lourds ou protons se fait à des dates précises 3 à 4 fois par an. Le

délai peut atteindre 4 mois (pas de faisceau l ’été car maintenance des accélérateurs ).

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