structure géométrique d’un nmos

Simulateur Spice 1

Structure géométrique d’un NMOS

MODELE SPICE DES TRANSISTORS MOS

n+ n+p+

p-substrat

source

grille

bulk

drainoxydeoxyde de grille

L

W

siliciumcristallin

canalmétal

Symbole et polarisation

DB

S

G

VG

VD

VB

VS

Simulateur Spice 2

Tension de seuil


• Le bulk des NMOS est toujours relié au potentiel le plus bas : VB=0• On suppose également que source, drain et bulk sont reliés : VSB= VDB= 0• On applique un potentiel positif VGB sur la grille

Grille/isolant/semi-conducteur = Capacité

Capacité habituelle

isolant

GBV - - -- - -

xV

x

GBV0

0 xV

x

Zone de charge d ’espace GBVv

Capacité MOS (NMOS)

GBV

Simulateur Spice 3

Tension de seuil


Tv qTk

KTmV 30026

Dépendance exponentielle de laconcentration en porteurs libres

A

i

A

Nnn

Np2

ANq

inpn

A

A

i

NnNnp

2

TP

v

TP

v2

Tvv

v

Accumu-lation

Appauvri-ssement Faible

inversion

v se bloque à 2P, une napped’électrons mobiles se créeà l’interface Si/SiO2

ANq

TP

v

TP

v2

Tvv

Forteinversion

Simulateur Spice 4

Tension de seuil


TBGB VV

- - -

0 xV

x

GBVv

oxyde

GQ

Apparition de SQ

dQ

TBGB VV

- - -- - -

0 xV

x

GBVP2

oxyde

TBGB VV

- - -- - -

0 xV

x

GBVP2

oxyde

SQ

Simulateur Spice 5

Tension de seuil


La présence du canal d’électrons libres met en communication les deuxréservoirs d’électrons que sont les zones de source et de drain.

Ainsi, en appliquant une différence de potentiel VDS > 0, un courant d’électronss’établit de la source vers le drain (IDS > 0).Si on applique une différence de potentiel VSB non nulle, alors v augmente,l’extension de la zone de charge d’espace (ZCE) augmente aussi. La quantitéde charge |Qd| stockée dans cette ZCE augmente alors, réduisant d’autant laquantité d’électrons libres dans le canal vu que QG reste constante (QG estdéterminée par VGB que l’on suppose fixe).Ainsi, si l’on suppose VSB=VDB>0, il faut appliquer la tension

SBPSBPSBPGBTB VVVvVV 222

pour que le canal apparaisse. La tension de seuil dépend du potentiel VSB!

Simulateur Spice 6

Tension de seuil


Très souvent, on se réfère à la source plutôt qu’au bulk. Dans ce cas latension de seuil s’exprime par :

SBPSBPSBVGS

VGB VVVVV

THTB

22

Soit TSBPPTH VVV PSBP V 2222 0

avec PPTV 220 Tension de seuil du transistorpour VSB=0

Simulateur Spice 7

Régime statique


VGS > VTH et VDS > 0 Le canal d’électrons étant présent, un courantd’électrons va prendre place de la source vers le drain.En intégrant les équations de continuité de la charge (équations de transport)depuis la source vers le drain, on montre qu’en première approximation, lecourant IDS est donné par l’expression suivante (VDS pas trop élevée ) :

LWC

I

oxn

DS

VDS

1GSV12 GSGS VV

23 GSGS VV

221

DSDSTHGS VVVV

2221

21

satDSTHGS VVV

2

21

DSDSTHGSnDS VVVVL

WKPI

oxnn CKP

Paramètre de transconductance :

Simulateur Spice 8

Tension de saturation


Lorsque VDS augmente, IDS augmente jusqu’à une valeur maximale, puis sestabilise sensiblement à IDSsat (l’expression établie conduirait à une diminutiondu courant pour VDS > VDSsat ce qui n’est pas physique).

THGSDS VVV sat : tension de saturation

Pour VDS > VDSsat, le transistor entre en saturation et son courant devientsensiblement constant, égal à :

221

THGSnDSDS VVL

WKPII sat

NB.: VDSsat dépend de VGS et de VSB

Simulateur Spice 9

Tension de saturation


Explication physique de l’entrée en saturation du TMOS :

n+ n+

V S

yV D = V S + V GS - V TH

Lorsque VDS augmente (par augmentation de VDB), VGD diminue et|QS| côté drain diminue alors que |QS| côté source reste constante. A partir d’un certain VDS=VDSsat, QS côté drain devient nulle. Il y a alors pincement du canal.

Simulateur Spice 10

Modulation de la longueur du canal :


Lorsque VDS devient supérieur à VDSsat, le point de pincement « recule »pour que la différence de potentiel VDS-VDSsat > 0 puisse « s’installer ».Un fort champ électrique s’installe alors entre L’ et L dans une ZCEdéplétée en porteurs.

n+ n+

V S

yV D > VS + V DSsat

E

LL'0

Ce champ électrique capte les quelques électrons en bout du canal (L’) etles fait traverser la ZCE pour les récupérer par le drain.

Zone déplétée

Simulateur Spice 11



Pour VDS = VDSsat : 221

THGSnDSDS VVL

WKPII sat

Pour VDS > VDSsat, le calcul nous conduit à la même relation avec L’à la place de L :

221

THGSnDS VVLWKPI

Expérimentalement, on constate que DSDS

VLVLL

111

11

: Paramètre de modulation de la longueur du canal

L’expression générale du courant IDS en régime saturé devient :

DSnTHGSnDS VVVL

WKPI 121 2

Simulateur Spice 12



VGS1

VGS2

VGS3

IDS

VDS

= 0 0

détermine la conductance du canal enrégime saturé

En première approximation, on peut montrer que est inversement proportionnelà L. Plus L est grand et plus l se rapproche de 0 (grande résistance de sortie).

LVVV

qNL nEDS

DS

A

sin

sat 1121

Remarque : VE n’est pas un paramètre SPICE, il est néanmoins très utile de ledéterminer pour le dimensionnement manuel des circuits. Il suffit pour cela desimuler un jeu de caractéristiques IDS = f(VDS) pour différents L, en utilisant unmodèle CAO plus précis que le modèle SPICE LEVEL1!

Simulateur Spice 13

Modèle Spice Level1 en régime statique :


Sext DextS D

B

RS RD

IDS

ExpressionsTransistor OFF : VGS < VTH

IDS 0

Transistor ON en régime linéaire :VGS > VTH et VDS < VGS - VTH

I KP WL

V V V V VDS GS THDS

DS DS

2

1

Transistor ON en régime saturé : VGS > VTH et VDS > VGS - VTH

I KP WL

V V VDS GS TH DS 12

12

Simulateur Spice 14

Principaux paramètres Spice :


Paramètre SPICE Expression Commentaire

VTO VT0Tension de seuil pour VSB = 0

KP 0 CoxParamètre de transconductance

GAMMA Effet de substrat

PHI 2PPotentiel d’inversion en surface

LAMBDA Modulation de la longueur de canal

Effet de substrat : V V VTH T P SB P 0

2 2

Remarques1) RS et RD représentent respectivement les résistances d’accès à la source et au drain

2) Les diodes «SB» et «DB» sont toujours polarisées en inverses.

Simulateur Spice 15

2) Les diodes «SB» et «DB» sont toujours polarisées en inverses.Le modèle SPICE LEVEL1 utilise l’équation classique du courant dans une diode(paramètre SPICE IS : courant de saturation des jonctions)

3) Tous les paramètres SPICE évoqués jusqu’à maintenant sont des paramètres électriques.Ils sont liés à des paramètres physiques. Les paramètres physiques du LEVEL1 sont :



Paramètre SPICEExpression CommentaireNSUB NA Dopage du substratNSS NSS Densité d’états d’interfaceTOX tox Epaisseur d’oxyde de grilleUO 0 Mobilité des porteurs dans le canalJS JS Densité de courant de saturation des

jonctions « BS » et « BD »AS/D AS D/ Surface des jonctions « BS » et

« BD »

Simulateur Spice 16

4) Toutes les expressions ont été établies en supposant les bandes plates lorsque VGB = 0.Ce n’est pas le cas à cause des charges piégées dans l’oxyde, notamment près de l’interfaceSi/SiO2, et des états d’interface (NSS). Ceci conduit à modifier l’expression de VT0 par



PHI et NSUB sont reliés par l’expression :

inNSUBLn

qkTPHI 2

Lorsque l’on précise à la fois les paramètres électriques et les paramètres physiques,SPICE utilise les paramètres électriques.

PPFBT VV 220

VFB : Tension de bande plate est la différence de potentiel à appliquer entre la grille et le bulkpour se ramener à une situation de bandes plates.Le cheminement théorique que nous avons suivi est alors valide.

Simulateur Spice 17

Modèle Spice Level1 en régime dynamiqueLarges signaux :


Capacités de recouvrement (extrinsèques)

n+n+W L

G

n+ n+ n+

Substrat P Substrat P

CGSO CGDO CGBOSiO2

S D

Les capacités de recouvrementsont définies par unité de longueur

CGS = CGSO x WCGD = CGDO x WCGB = CGBO x L

Simulateur Spice 18


Capacités différentielles (intrinsèques)G

CGB IDS

S D

B

CGS CGD

CSB CDB

On suppose VB constantCapacités dues aux variationsde charges sur la grille :

GDGSGDGS VVG

dS

VVG

GGB V

QQVQC

,,

DGDG VVS

dS

VVS

GGS V

QQVQC

,,

SGSG VVD

dS

VVD

GGD V

QQVQC

,,

Lorsque VS ou VD varie, la quantité de charges stockée dans la ZCE, Qd, varie, d’où les capacitésCSB et CDB. Néanmoins, ces capacités sont ignorées dans les modèles SPICE LEVEL1 et 2!

DG VVS

dSB V

QC,

SG VVD

dDB V

QC,

Simulateur Spice 19


Modèles Spice level1 et 2 des capacités :Capacités parasites de recouvrement et les capacités différentielles.

Mode d’accumulation : VGS < VTH - 2P

C C W L C LGB ox GBO . . . C C WGS GSO C C WGD GDO

Mode de déplétion et inversion faible : VTH - 2P < VGS < VTH

C C V V W L C LGB oxTH GS

PGBO

2

C C V V W L C WGS oxTH GS

PGSO

23

12

C C WGD GDO

Mode d’inversion forte et régime saturé : VTH < VGS < VTH + VDS

C C LGB GBO . C C W L C WGS ox GSO 23

C C WGD GDO

Simulateur Spice 20


Mode d’inversion forte et régime linéaire : VGS > VTH + VDS

C C LGB GBO .

C CV V VV V V

W L C WGS oxGS DS TH

GS TH DSGSO

23

12

2

C C V V

V V VW L C WGD ox

GS TH

GS TH DSGDO

2

31

2

2

Les jonctions sont polarisées en inverse, VBS < 0 et VBD < 0, ainsi

CC A

V

C P

VBS

j S

BS

j

mjsw S

BS

j

mj jsw

1 1

avec une expression identique pourCBD en changeant S en D

Capacités de jonction

Simulateur Spice 21

De nouveaux paramètres SPICE sont introduits. Cj et Cjsw représententrespectivement la capacité surfacique et la capacité linéique de transition dela jonction, AS et PS, l’aire et le périmètre de la jonction, j, le potentiel dejonction, et mj et mjsw des coefficients d’ajustement pour prendre en comptele fait que la jonction n’est pas abrupte.


BLes jonctions SB et DB sont modéliséespar un courant de fuite égal au courant de saturation des diodes en inverse

IDS

CGS

CGB

CGD

CBSCBD

G

S DSext DextRS RD

Simulateur Spice 22

Modèle Spice Level1 en régime dynamiquePetits signaux :


G

CGS

CGB

CGD

CBSCBD

S DSext Dext

B

RS RD

gm.vgs

gmb.vbs

gds

gbs gbd

IDS

CGS

CGB

CGD

CBSCBD

G

S DSext Dext

B

RS RD

Simulateur Spice 23


On linéarise le modèle larges signaux autour du point de polarisationIDS0 = f(VGS0, VDS0, VSB0) en prenant le développement limité àl’ordre 1 de l’expression de IDS.

I I IV

dV IV

dV IV

dVDS DSDS

GS V V VGS

DS

BS V V VBS

DS

DS V V VDS

GS DS SB GS DS SB GS DS SB

0

0 0 0 0 0 0 0 0 0

, , , , , ,

I g v g v g vDS m gs mb bs ds ds

Transconductance de grille

gIV

KPWL

V V V

KPWL

V V

mDS

GS V V Vn GS TH DS

n DS DS

GS DS SB

, ,

0

1

1

si VGS < VTH

si VDS > VDSsat

si VDS < VDSsat

Caractéristique petits signaux

Simulateur Spice 24

Transconductance de grille en régime saturé :

THGSDS

DSnm VVII

LWKPg

22

Conductance de canal

gIV

KPWL

V V I

KPWL

V V V V V V VV

dsDS

DS V V Vn GS TH DS

n GS TH DS DS DS GS THDS

GS DS SB

sat

, ,

012

12

2

si VGS < VTH

si VDS > VDSsat


Conductance de canal en régime saturé :

satn

sat DSE

DSds ILV

Ig 1

Simulateur Spice 25


Transconductance de bulk

gIV

Vgm

DS

BS V V VP SB

mb

GS DS SB

, ,

0

2 2

si VGS < VTH

si VGS > VTH

RemarqueLes conductances différentielles des jonctions «BS» et «BD» sont données par

g IV

qIkT

g IV

qIkT

bsDS

BS V V V

S

bdDS

BD V V V

S

GS DS SB

S

GS DS SB

D

, ,

, ,

VBS < 0

VBD < 0

L’ensemble de ces paramètres, associé aux expressions analytiques des courantsconstituent le modèle CAO du transistor. Ces paramètres sont généralementdénommés paramètres SPICE par référence au premier simulateur électriquedédié à la simulation de circuits électriques intégrés, SPICE (SimulationProgram with Integrated Circuit Emphasis).

Simulateur Spice 26


Modèle Spice level1 :C’est le modèle le plus simple. Il n’est plus utilisé que pour le dimensionnementmanuel des circuits. Les expressions correspondent à celles que nous avonsdonnées précédemment.Généralement, on néglige l’effet de bulk, i.e. VSB = 0. Ainsi :

Modèle larges signaux : DG

S

D

GS

IDS

IDS

CGD

IDS

CDS = CBD

CGS+CGB

D

G

S

modèlesymbole

Simulateur Spice 27

Transistor OFF : V V V V IGS T GS T DSn n p p (NMOS) ; (PMOS) et 0

Transistor ONen régime saturé :

(NMOS) et nnsatnnn TGSDSDSTGS VVVVVV

I KPWL

V V VDS nn

nGS T n DSn n n n

12

12

généralement négligé

(PMOS) et ppsatppp TGSDSDSTGS

VVVVVV

I KPWL

V V VDS pp

pGS T p DSp p p p

12

12

généralement négligé


Modèle Spice level1 :

Capacités en régime saturé :C C LGB GBO C C WGD GDO

Simulateur Spice 28


Modèle Spice level1 :Capacités en régime saturé :

CC A

V

C P

VBD

j D

DB

j

mjsw D

DB

j

m swj j

1 1

C C W L C W C W LGS ox GSO ox 23

23

Il est parfois nécessaire de connaître l’expression du courant IDS en régime linéaire :

I KP WL

V VV

V

I KPWL

V VV

V

DS nn

nGS T

DSDS

DS pp

pGS T

DSDS

n n n

n

n

p p p

p

p

2

2

(NMOS)

(PMOS)

(Effet de bulk : )V V PHI V PHI n pTH T SB

avec ou

Simulateur Spice 29


Modèle Spice level1 :Remarque : La tension de saturation VDSsat est donnée par

V V VDS GS THsat

et l’on a IWL

VDS DSsat sat

12

2 avec un signe - dans le cas d'un PMOS!

Modèle petits signaux :On se place autour d’un point de polarisation défini par IDS0

(VGS0,VDS0

) et

l’on regarde les variations ids du courant global iDS = IDS0 + ids pour des

variations vgs et vds des tensions globales vGS = VGS0 + vgs et vDS = VDS0

+ vds.

On obtient le schéma équivalent petits signaux valable pour le NMOS commepour le PMOS!

Simulateur Spice 30



G

S

C CGS GB

CGD

g vm gs gds

CDS

D

Les capacités sont celles donnéesprécédemment, pour le point depolarisation considéré.

En régime saturé :

gIV

V V KPWL

II

V VKP

WL

II

V VmDS

GSGS DS DS

DS

GS THDS

DS

GS THsat

sat

0 0

22

22

,

g I IV L

Ids DS DSE

DSsat

1

Simulateur Spice 31

PARAMETES SPICE

• Paramètres SPICE de la technologie utilisée

KP 120 A/V2 40 A/V2 (VEnLn)-1 avec VEn=50 V/m (VEpLp)-1 avec VEp=40 V/mVTH 0.896 V -0.843 VCj 0.35 fF/m2 0.44 fF/m2

Cjsw 0.31 fF/m 0.31 fF/mmj 0.45 usi 0.56 usimj 0.49 usi 0.39 usij 0.94 V 0.91 V

CGB0 = 0.13 fF/m CGS0 = 0.34 fF/m CGD0 = 0.34 fF/m Cox = 2.729 fF/m2

Paramètres NMOS PMOS

Lmin = 0.6 m et Wmin = 0.8 m - Toute dimension doit être un multiple de 0.1 m

Simulateur Spice 32


Modèle Spice level2 :L’hypothèse fondamentale du modèle LEVEL1 consiste à supposer qu’en forteinversion, la charge surfacique Qd stockée dans la ZCE (dans le bulk) ne variepas lorsque le potentiel appliqué sur le drain devient différent (supérieur) decelui appliqué sur la source. La charge Qd, ne dépend que de VSB (et 2P!) :

Q qN x v qNqNd A d P A

si

AP

2

22

Cette hypothèse simplifie énormément les relations mais reste très grossièrecar il est évident que la ZCE s’étend plus du côté du drain que du côté de lasource si VD > VS. Ceci est évidemment plus proche de la réalité mais conduità l’expression suivante pour le courant IDS après intégration des équations detransport :

5.15.1 22

32

22 SBPSBPDSDS

DSPGSnDS VVVVVV

LWKPI

Simulateur Spice 33



On conçoit aisément que de telles expressions ne puissent être utilisées pour ledimensionnement manuel. Elles modélisent très bien le comportement du MOSpour des dimensions W et L supérieures à 5m. Lorsque les dimensionsdeviennent inférieures à 5m, certains phénomènes 2D voir 3D influent surles caractéristiques du transistor. Malheureusement, il est difficile d’établir desexpressions analytiques assez compactes tenant compte de ces phénomènes enpartant de la physique du semi-conducteur (toutes les expressions jusqu’àmaintenant ont été établies en utilisant les équations 1D de la physique dusemi-conducteur).

La condition de saturation (pincement du canal) s’écrit :

V V V V V VDS GS FB P GS FB SBsat

2 1 1

222

Simulateur Spice 34

Ainsi, le modèle LEVEL2 introduit un ensemble de paramètres semi-empiriquesmodifiant les expressions analytiques de base. Les principaux phénomènes prisen compte sont :

• La réduction de la mobilité, et par conséquent de KP, lorsque VGS augmente

• Les effets de vitesse limite des porteurs en régime saturé

• La réduction de la tension de seuil pour les TMOS à canal court

• L’augmentation de la tension de seuil pour les TMOS à canal étroit

• L’influence de la diffusion latérale et du bec d’oiseau

• La conduction sous faible inversion



Simulateur Spice 35


Modèle Spice level2 :Remarque concernant la faible injection :

En inversion faible (VGS < VTH), sans que VGS soit trop inférieur à VTH, le nombred’électrons mobiles dans la ZCE n’est pas complètement négligeable. L’expérience montre qu’un courant existe pour VDS>0. En fait, en inversionfaible, les TMOS se comporte comme un BJT (transistor bipolaire) dont lecourant de saturation est contrôlable par la grille.

La modélisation de la conduction sous faible inversion est malheureusement peuprécise dans le LEVEL2. D’autre part, la caractéristique IDS=f(VGS) à VDS donnépossède une cassure au passage de la faible inversion vers la forte inversion.Outre la modélisation peu réaliste de cette zone, des problèmes de convergenceont lieu (discontinuité dans la dérivée de la caractéristique!).

Simulateur Spice 36

Remarque : Le modèle LEVEL2 a été largement utilisé pour la simulation descircuits analogiques jusqu’à ces dernières années. Il l’est de moins en moinscar on a tendance à polariser les TMOS autour de cette zone critique faibleinversion/forte inversion. Ainsi, les technologues (ou fondeurs) fournissentmaintenant des modèles plus élaborés, tels que le modèle SPICE BSIM, lemodèle EKV,...


Modèles récents (BSIM, EKV, …) :

La nappe électronique n’apparaît pas « instantanément » lorsque le potentielde surface v devient égal à 2P (VGS=VTH). En réalité, entre l’inversion faibleet l’inversion forte existe une zone d’inversion modérée où le courant IDS

provient à la fois d’un courant de conduction par les électrons du canal naissantet d’un courant de diffusion à travers la ZCE.

Simulateur Spice 37


Modèles récents (BSIM, EKV, …) :

On peut montrer qu’à courant de polarisation IDS0 constant, la plus grandetransconductance gm est obtenue lorsque le MOS est en inversion modérée(en toute rigueur lorsque le TMOS est en inversion faible ; malheureusement,dans ce cas les courants sont si faibles qu’il est souvent impossible de chargeret décharger les capacités assez rapidement!). D’autre part, les gains desamplificateurs sont toujours proportionnels au gm du transistor d’entrée.

Ainsi, c’est en polarisant le MOS en inversion modérée qu’on l ’utilise le plusefficacement possible. C’est la raison pour laquelle les modèles retraçantcorrectement le fonctionnement du MOS dans tous les modes (inversion faible,modérée ou forte - régime linéaire ou saturé) sont de plus en plus utilisés pourla conception de circuits à faible consommation (électronique embarquée).

Simulateur Spice 38


Inversion modérée :Les modes d’inversion sont ainsi définis :

P < v < 2P : Mode d’inversion faible2P < v < 2P + qqs kT/q = 0 : Mode d’inversion modérée

v > 0 : Mode d’inversion forte

P 2Pv

qN A

p N

n nN

A

i

A

2

n p ni

p nN

n N

i

A

A

2

v

0

3 4 ou kTq

n QS

inversionfaible

inversionmodérée

Simulateur Spice 39


Inversion modérée :Pour un VDS donné (suffisamment élevé), faisons varier la tension VGS et traçonsle courant IDS donné par le modèle LEVEL2. Au départ, VGS < Von = VTH + n kT/qet le MOS est en mode d’inversion faible. IDS est alors donné par (le fait que VDS

soit élevé ou non n’est pas pris en compte par le modèle!) : THGSonDS

THGSonDS VV

kTnqII

kTnVVq

II

.

lnln.

exp

Lorsque VGS atteint Von, IDS atteint Ion et pour VGS > Von, le MOS passe enmode d’inversion forte avec un canal saturé (VDS élevé). IDS est alors donnépar (LEVEL1) :

I KP WL

V VDS GS TH 12

2 avec I KPWL

V Von on TH 12

2

ln ln ln ln lnI KP W

LV V I V V

V VDS GS TH onGS TH

on TH

12

2 2

Simulateur Spice 40


Inversion modérée :

ln IDS

ln I

VgI

DS

GS

m

DS

VGSVGSVTH

point decassure

discontinuité

LEVEL2

2V VGS TH

LEVEL1

qn kT

Cette discontinuité dans la caractéristique de gm=f(VGS) est source deproblèmes de convergence lors des simulations.

Simulateur Spice 41


Inversion modérée :Plus grave encore, la valeur de gm pour VGS proche de Von est surestimée ce quiconduit à des résultats de simulations très peu réalistes si le MOS est polarisédans cette zone, à savoir la zone d’inversion modérée!

gI

m

DS

VGSVTH

LEVEL2

LEVEL1

qn kT

Réalité

inversion forteinversionmodérée

inversionfaible

Simulateur Spice 42


Conclusion :

Le modèle LEVEL1 est utilisé pour le dimensionnement manuel des circuits.Le LEVEL2 peut être utilisé en simulation lorsque les transistors sont placésen inversion forte, c ’est à dire pour :

mVVV THGS 100 à 50

Lorsque VGS est proche de VTH, on est en inversion faible et les résultatsdonnés par le LEVEL1 ou le LEVEL2 sont à prendre avec une grandeprécaution. On utilise alors des modèles récents comme le BSIM ou l’EKVpour les simulations.

Modèles propriétaires (fondeurs) proches de ces modèles

Simulateur Spice 43

SIMULATEUR SPICE-LIKE

Types d’analyse :• Point de polarisation (.OP)

• Caractéristique de transfert (.DC)

• Réponse temporelle «ou transitoire» (.TRAN)

• Réponse fréquentielle (.AC)

• Bruit (.NOISE)

Remarque :

Suivant le simulateur utilisé (CdsSpice, Spectre, HSPICE, ELDO,...), il est possible de faired’autres types d’analyse :

- analyse de Fourier - calcul des pôles et zéros

- analyse en température - analyse paramétrique (variation de la taille d’un transistor,...)

Simulateur Spice 44

Une simu DC = une suite de simus OP

5

VOUT

VIN2.5

Point de polarisationautour de VIN = 2.5V

2.8

5

0

Application typique :

- Point de polarisation (détermination du moded’inversion et du régime de fonctionnement)

- Caractéristique de transfert

R

VIN

VOUT

VDD


Analyse OP ou DC:

Modèle statiquedu MOS

Simulateur Spice 45


Analyse transitoire (TRAN) :

Modèle larges signaux(incluant les capacités)

R

vIN(t)

vOUT(t)

VDD

t

contrôle automatiquedu pas temps

vIN(t)vout(t)

Applications typiques :

- slew-rate d’un ampli-op

- temps de réponse d’un comparateur

- temps de réponse d’une porte logique

- ...

Simulateur Spice 46


Remarques :

1) La simulation transitoire tient compte des capacités

1 capa C 1 résistance + 1 source de courant dont la valeur dépendde C et t (pas de temps)

1 simulation transitoire = 1 suite de simulations OP à chaque pas de temps,avec les capacités remplacées par des couples résistance/source de courant

2) Réduction de la durée de simulation par contrôle automatique du pas de temps

3) Réglage des paramètres de convergence (durée de simulation, précision)

4) Choix de la méthode d’intégration

- Backward Euler - Méthode des trapèzes- Gear Two

Simulateur Spice 47


Analyse fréquentielle (AC) :

R

vIN0

vOUT(t)

VDD

~vIN

Après calcul du point de polarisation, la simulation AClinéarise le circuit autour de ce point en utilisant le modèleCAO petits signaux, puis calcule la réponse fréquentielle àchaque noeud du circuit.

N.B.: La source vin petits signaux doit être de type ac!

Application typique:

- diagramme de Bode (on choisitcomme amplitude pour vin, |vin| = 1)

voutvin dB

-90o

fHZ

Diagramme de Bode

Simulateur Spice 48


Simulation du bruit :Autour du point de polarisation, le circuit estlinéarisé (utilisation du modèle petits signaux).Les sources de bruit internes aux composantssont ajoutées et le simulateur calcule la densitéspectrale de bruit en chaque nœud (ou sur lenœud précisé selon le simulateur). En général,on précise aussi une source (l’entrée) et lesimulateur fournit la densité spectrale de bruitramenée à l’entrée :

Bruit ramené à l'entrée vAout

v

2

2

R

vIN0

vOUT

VDD

2

sources de bruitdans le TMOS

fHZ

vout2

Densité spectrale de bruit en sortie

Simulateur Spice 49


Moteur de calcul :Netlist + Choix de l’Analyse et des Paramètres de convergence

Construction de la matrice nodale (lois de Kirchoff)

Simu OP (Résolution d’un système d’équations non-linéaires)

Point suivant

Calcul de t etTransformation des capa.

AC ou Bruit?

DC?

TRAN?

Linéarisation + simu AC

Fichiers résultats

Simulateur Spice 50


Convergence :

Les simulations peuvent parfois poser problème car rien n’assure la convergencede la méthode de résolution du système d’équations non linéaires (en général,méthode de Newton-Raphson, méthode itérative), sauf si :

1) Le point de départ de la méthode est suffisamment proche de la solution

2) Les modèles des composants sont continûment différenciables pourpouvoir construire la matrice Jacobienne (J) de la méthode deNewton-Raphson

3) La solution est unique (J non singulière!)

Le point de départ de la solution (point 1) peut être fixé par l’utilisateur. Lepoint 2) est en général vérifié!

Simulateur Spice 51

En revanche, le point 3) dépend :

• de la topologie du circuit

• des stimuli utilisés et du comportement des composants non-linéaires

• des modèles utilisés


Illustration de cas pouvant conduire à J singulière :1) «Mauvaise» topologie de circuit :

réseau n° 1 réseau n° 2

nœuds flottants en DCmasse

Les simulateurs SPICE incluent engénéral un «contrôleur» de topologierecherchant en particulier les nœudssans chemin DC vers la masse.Si le cas se présente, l’erreur ainsique le nœud impliqué sont indiquésà l’utilisateur.

Simulateur Spice 52


Illustration de cas pouvant conduire à J singulière :

2) Modèle utilisé inapproprié :

La solution n’est pas unique J est singulièreavec le modèle LEVEL1 ( = 0).

Vout-solution

M1M2

modèle LEVEL2 ( 0)

modèle LEVEL1( = 0)Vin = cste

I

Vout

gamme de Vout solutions!

VoutVin

VDD

M1

M2

I

Le simulateur ne détecte pas ce type de problème. Il se contente d’indiquer qu’iln’a pu converger à l’utilisateur de choisir un modèle correct!

Simulateur Spice 53


Illustration de cas pouvant conduire à J singulière :3) Stimuli DC utilisés et comportement des éléments non-linéaires :

SPICE résout ce problème en ajoutant une conductance GMIN ( = 10-12 -1 par défaut)aux bornes de tout composant non linéaire.

N.B.: GMIN doit être assez faible pour ne pas dégrader la précision des résultats.

Solution :

nœud flottantsi A = B = 0

A

B

C

VDD

GMIN

GMIN

NAND0

0

A

BC 1

Simulateur Spice 54


Autre problème pouvant conduire à une non convergence en DC :Il faut absolument éviter d’utiliser de très petites résistances «flottantes» car onpeut montrer que les critères de convergence peuvent n’être jamais satisfaits endessous d’une certaine valeur de résistance (pour qu’ils soient satisfaits, on seraitconduit à des précisions inférieures à la résolution de la machine!).

Ces résistances se rencontrent comme :

• résistances parasites des composants semi-conducteur

• résistances utilisées en «ampère-mètre»

Remarques :

1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliserune source de tension DC nulle. SPICE calcule automatiquement le courantdans toute source de tension indépendante.

Simulateur Spice 55

Remarques :

1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliserune source de tension DC nulle. SPICE calcule automatiquement le courantdans toute source de tension indépendante.Elle tient donc lieu d’ampère-mètre sans perturber le circuit!

2) Dans SPECTRE, les résistances parasites inférieures à une certaine valeur(contrôlée par MINR) sont automatiquement retirées lors d’une analyse DC.Néanmoins, s’il est indispensable de tenir compte des résistances parasites,il faut diminuer le critère de convergence absolue («abstol» dans SPICE).

3) De très petites valeurs de résistance (1) entraînent en général desmatrices mal conditionnées, ce qui favorise aussi les problèmes de convergence.


Simulateur Spice 56


Solutions aux problèmes de convergence :Bien que les dernières versions de simulateurs circuit implémentent de plusen plus d’astuces pour éviter les problèmes de convergence en DC, l’utilisateurse trouve encore parfois confronté à ce problème, notamment lorsque le circuitatteint une taille non négligeable (> 50 éléments par exemple).

L’utilisateur peut alors

réseau complexe

3V

1

nœud n° 2sous-circuit A

exemple : .NODESET V(2) = 3V

SPICE cherche la solution DC du système incluantle sous-circuit A. Une fois la solution trouvée, ilsupprime A et résout de nouveau le système

N.B.: Il n’est pas nécessaire d’indiquer le pointde départ de tous les noeuds du circuit!

Simulateur Spice 57


• forcer la valeur d’un nœud (avec SPECTRE) :

Même principe que le .NODESET, mais SPECTRE conserve la solution obtenueen incluant le sous-circuit A. Il ne résout pas de nouveau le circuit!

• utiliser la méthode de continuité (Continuation method) :

Principe : On doit résoudre le système non-linéaire f(v) = f(v(),) = 0, où estun paramètre du système (par exemple la valeur de GMIN).

On fait alors varier pas-à-pas , d’une valeur où la solution du système est facile àobtenir jusqu’à la valeur finale correspondant au circuit réel (l = GMIN = 10-12 -1,par exemple) et pour laquelle la solution aurait été impossible à obtenir directement.La solution obtenue au pas «n-1» (n-1) est utilisée comme point de départ pour résoudre le système au pas «n».

SPICE2 : source-stepping SPICE3/SPECTRE : gmin-stepping

contrôlé par le paramètre «ITL6» précisantle nb de pas pour (allant de 0 à 1).

Simulateur Spice 58

SPICE2 : source-stepping - SPICE3/SPECTRE : gmin-steppingcontrôlé par le paramètre «ITL6» précisant le nb de pas pour

l (allant de 0 à 1).

v

v(1)

v(0)

f(v) = 00<<1

1 2 3 4 5 6 7=1

=0

ITL6 = 7


Source-stepping :

Les sources de tension et de courant sonttoutes mises à 0 (=0) puis incrémentéesjusqu’à leur valeur finale (=1).

Gmin-stepping :

Une résistance nulle est placée en parallèle avec tous les élémentsnon-linéaires (transistors, diodes,...) puis sa valeur est incrémentéejusqu’à la valeur finale 1/GMIN = 10-12 (valeur par défaut).

Simulateur Spice 59


• Récapitulation des remèdes à appliquer lors d’un problème de convergence DC :

1) Résoudre les problèmes de topologie (un «warning» est généralement donnéconcernant les nœuds sans chemin DC jusqu’à la masse)

2) Vérifier que les paramètres de modèle soient dans des gammes de valeurscorrectes. Spectre le contrôle automatiquement si l’option «+param» est validée!

3) Eliminer les résistances flottantes de faibles valeurs.

4) Utiliser NODESET pour fixer le point de départ de «Newton-Raphson» surles nœuds soupçonnés délicats. En général, le dimensionnement manuelpréliminaire permet de connaître les points de polarisation!

5) Forcer un nœud (avec Spectre) le cas échéant

Simulateur Spice 60


6) Utiliser la méthode de continuité en précisant une valeur non nulle pour ITL6 (SPICE2)

7) Augmenter ITL1, nombre d’itérations maximum lors du calcul du point de polarisation,et ITL2, nombre d’itérations maximum lors d’une analyse DC (SPICE2)

8) Augmenter GMIN (10-12-1 par défaut). Attention de ne pas trop perturber le circuitd’origine!

9) Définir la région de fonctionnement des transistors sensibles (OFF ou ON)

10) En cas de difficultés de convergence au cours d’une analyse DC, diminuer le pas del’analyse

11) Jouer sur les critères de convergence «abstol», «reltol».

12) Diviser le circuit en sous-circuits simulables. Déterminer pour chaque sous-circuitson point de polarisation. Puis utiliser ces points de polarisation précédants comme«NODESET» sur le circuit complet.

Simulateur Spice 61


Précision des résultatsElle est affectée par trois points :

• la précision des modèles• GMIN

• les critères de convergence

Précision des modèlesPlus le modèle est proche de la réalité, plus le résultat sera précis. Attention,si le modèle inclue des résistances de très faibles valeurs, des problèmes deconvergence peuvent apparaître!

GMIN, conductance minimaleAux bornes de tout élément non linéaire, les simulateurs circuits introduisentdes conductances GMIN pour des raisons de convergence

Simulateur Spice 62


GMIN

GMIN

GMIN

GMIN

GMIN

La valeur par défaut usuelle, GMIN = 10-12 -1 n’introduit pas d’erreur appréciable,sauf par exemple dans le cas de circuits à capacités commutées où les capacitésdoivent souvent «tenir» la tension sur une «longue» période de temps. Dans cecas, essayer de mettre GMIN à 0, en espérant que le .OP convergera!

Simulateur Spice 63


Critères de convergence1) Méthode numérique de résolution :

Les simulateurs circuits usuels formulent les lois de Kirchhoff sous forme matricielle.On peut montrer que le jeu minimum d’inconnues peut se réduire aux potentiels desnœuds du circuit (exceptée la masse - c’est la référence!) associés aux courants dansles sources de tension. Ainsi, pour traduire le fonctionnement électrique du circuit, ilsuffit d’écrire la loi de Kirchhoff sur les courants :

0noeud

courants

qui se traduit par un système de n équations non linéaires à n inconnues vi (par soucide simplification, on appelle aussi vi le courant dans une source de tension!) :

f v v0 où est un vecteur de dimension n

Simulateur Spice 64


Le nombre n est égal au nombre de nœuds du circuit plus le nombre de source de tension.A une dimension (n=1), la méthode de résolution (Newton-Raphson) s’illustre ainsi :

La solution n’aura convergé qu’aprèsune infinité d’itérations!

Il faut trouver des critères d’arrêtou critères de convergence

v

f(v)f(v1)

f(v2)

v1v2v

v3

2) Critères de convergence :Le simulateur considère qu’il a convergé si les deux critères suivant sontvérifiés simultanément :

- Critère sur le résidu (Residue Convergence Criterion - RCC)- Critère sur l’itération (Update Convergence Criterion - UCC)

Simulateur Spice 65


a) Critère sur le résidu (Residue Convergence Criterion - RCC) : f v reltol f abstol fi

ki i

( )max max

max avec courants entrant au noeud i

Par défaut : reltol abstol pA 0 1% 1, et

N.B.: «abstol» est appelé «iabstol» dans Spectre.

b) Critère sur l’itération (Update Convergence Criterion - UCC) :

v v reltol V vntol V v vik

ik

i i ik

ik( ) ( ) ( ) ( )

max maxmax , 1 1 avec

Par défaut : reltol vntol V 0 1% 1, et

N.B.: «vntol» est appelé «vabstol» dans Spectre.

Simulateur Spice 66


Remarques :

1) Le critère relatif (reltol) permet de s’affranchir de la valeur absolue du potentiel aunoeud (ou des courants entrant). Ainsi, on peut simuler des circuits à potentiels (et/oucourants) élevés ou faibles, sans avoir à ajuster le critère de convergence.

2) Le critère de convergence absolu (vntol ou abstol) permet au simulateur de convergermême pour des potentiels (ou courants) très faibles. S’il n’existait pas, le critère à vérifier«retol.Vimax» serait si faible (pour des Vimax très faibles) qu’il engendrerait un nombred’itérations trop grand, ou une impossibilité de converger en raison de la résolutionminimale de la machine.

3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible :

VD > 0,7V

i

i-1I Une très faible variation de VD engendre une très grande variation

du courant I entrant au noeud i

Le UCC sera vérifié au noeud i mais pas le RCC.

Simulateur Spice 67


Remarques :

3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible :

VD > 0,7V

i

i-1I Une très faible variation de VD engendre une très grande variation

du courant I entrant au noeud i

Le UCC sera vérifié au noeud i mais pas le RCC.


4) Le critère sur le résidu est important lorsque l’impédance au noeud i est forte :

VD < 0

i

i-1I Pour une grande gamme de VD<0, le courant I entrant au noeud i

ne change pratiquement pas

Le RCC sera vérifié au noeud i alors que le UCC peut ne pas l’être!

structure géométrique d’un nmos

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