chapitre 3 les circuits combinatoires - … · les additionneurs de base ... le circuit intégré...

Systèmes logiques 1 ISET de Sousse

Hatem CHOUCHANE 1

Chapitre 3

Les circuits combinatoires

1. Introduction

Nous avons étudié dans le chapitre précédent les systèmes logiques combinatoires et on a

vu comment les synthétiser et les analyser, dans ce chapitre, nous allons étudier les circuits

combinatoires qui réalisent des fonctions particulières: l’addition ; la soustraction ; la

comparaison ; le codage ; le décodage ; le transcodage ; le multiplexage et le démultiplexage.

2. Les additionneurs de base

Les additionneurs sont d’une grande importance non seulement dans les ordinateurs, mais

aussi dans un grand nombre de systèmes traitant des données numériques.

2.1 Demi-additionneur

L’addition et la soustraction sont deux opérations arithmétiques de base. Comme en

décimal, nous devons tenir compte d’une retenue (carry).

Figure 3.1 : Symbole logique d’un demi-additionneur

Le circuit qui permettrait d’effectuer l’addition des deux bits de plus bas poids est appelé

demi-additionneur. Ecrivons la table de vérité de celui-ci :

0a 0b 0r 0s

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

Si nous écrivons ces deux fonctions sous leur forme canonique on trouve :

000

000

bar

bas.

Ce qui peut être réalisé par le circuit schématisé sur le logigramme de la figure suivante :

DA 0a

0b

0s

0r


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Figure 3.2 : Logigramme d’un demi-additionneur

2.2 Additionneur complet

L’additionneur complet prend deux bits d’entrée et une retenue d’entrée et produit deux

sorties : une somme et une retenue.

Figure 3.3 : Symbole logique d’un additionneur complet

1a 1b 0r 1r 1s

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

)( 1100110110110111 barrbarbarbarbas et 111101 )( babarr

Figure 3.4 : Logigramme d’un additionneur complet

AC

1a

1b

1s

1r

0r

1s

1a 1b

1r &

1

1

&

1 0r

&

0s 1

0a

0b 0r


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Pour minimiser le nombre de composants ou de portes dans un circuit intégré on peut

combiner deux demi-additionneurs pour former un additionneur complet.

Figure 3.5 : Arrangement de deux demi-additionneurs pour former un additionneur complet

La figure suivante représente un circuit de somme en parallèle de 8 bits avec retenue série.

Figure 3.6 : Circuit de somme en parallèle avec retenue série

La figure suivante montre le synoptique d'un additionneur 4 bits à retenue anticipée.

)( 110111 barbar

DA 0r )( 1101 bars

DA 1a

1b

11 ba

11ba 1

)( 110 bar


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Figure 3.7 : Synoptique d’un additionneur 4 bits à retenue anticipée

Exemple : Additionneur intégré 4 bits à retenue anticipée : 7483.

Figure 3.8 : Brochage et schéma logique du circuit intégré 7483


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Avec ce circuit intégré, on additionne 2 nombres de 4 bits en 24 ns maximum. Il est à noter

que le circuit intégré 74LS83 qui est un additionneur de 4 bits à retenue série effectue la

même opération en 72 ns maximum, soit 3 fois plus.

Figure 3.9 : Mise en cascade de 2 additionneurs de 4 bits

3. Le soustracteur

La table de vérité pour un demi-soustracteur est la suivante :

0a 0b 0r 0d

0 0 0 0

0 1 1 1

1 0 0 1

1 1 0 0

Si nous écrivons ces deux fonctions sous leur forme canonique on trouve :

000

0000

bar

basd.

Ce qui peut être réalisé par le circuit schématisé sur le logigramme de la figure suivante :

Figure 3.10 : Logigramme d’un demi-soustracteur

&

0d 1 0a 0b

0r 1


Hatem CHOUCHANE 6

Nous pourrions maintenant étudier un soustracteur prenant en compte la retenue

1a 1b 0r 1r 1d

0 0 0 0 0

0 0 1 1 1

0 1 0 1 1

0 1 1 1 0

1 0 0 0 1

1 0 1 0 0

1 1 0 0 0

1 1 1 1 1

)( 11001101101101111 barrbarbarbarbasd ; 111101 )( babarr .

Figure 3.11 : Logigramme d’un soustracteur complet

4. Le comparateur

4.1 Comparateur binaire simple

La fonction principale d’un comparateur est de comparer les grandeurs de deux quantités

binaires afin de déterminer la relation existante entre ces quantités ( BA , BA ou BA ).

Ecrivons la table de vérité correspondant à ces trois fonctions de comparaison de 2 bits.

A B )( BAE )( BAC )( BAD

0 0 1 0 0

0 1 0 0 1

1 0 0 1 0

1 1 1 0 0

Nous en déduisons les expressions logiques de C , D et E :

BAD

BAC

DCBABABAE

0r 1d

1a

1b 1r

&

1

1

&

1

1

1


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Figure 3.12 : Logigramme d’un comparateur de deux bites A et B

4.2 Analyse d’un comparateur intégré 7485

Le circuit intégré 7485 est un comparateur 4 bits, c'est-à-dire qu'il effectue la

comparaison de deux nombres de 4 bits. De plus, il dispose de 3 entrées notées A = B, A > B

et A < B qui autorisent la mise en cascade de plusieurs circuits comparateurs du même type.

Ainsi, on peut comparer des nombres de 8, 12, 16 bits... .Le brochage et le schéma logique de

ce circuit est donné à la figure suivante.

Figure 3.13 : Brochage et Schéma logique du circuit intégré 7485

Avec ce circuit, on compare le nombre A composé des bits A3, A2, A1 et A0 (A3 = MSB

et A0 = LSB) avec le nombre B composé des bits B3, B2, B1 et B0 (B3 = MSB et B0 = LSB).

La table de vérité de la figure suivante met en évidence l'action des entrées A > B, A < B et A

= B.

D

&

&

1 1

1

A

B

C

E


Hatem CHOUCHANE 8

Figure 3.14 : Table de vérité du circuit intégré 7485

En mettant en série deux comparateurs 7485, on peut comparer deux nombres de 8 bits. Il

suffit de relier la sortie A = B du premier comparateur à l'entrée correspondante du second et

de faire de même avec les sorties A > B et A < B. Les liaisons à effectuer sont indiquées à la

figure suivante.

Figure 3.15 : Mise en cascade de deux circuits intégrés 7485

5. Le codeur

Le processus de conversion de symboles ou nombres familiers en un format codé

s’appelle le codage.


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Exemple : Codeur décimal -DCB

Ce type de codeur possède 10 entrées (une pour chaque chiffre décimal) et quatre sorties

correspondant au code DCB. Il s’agit d’un codeur 10 lignes à quatre lignes.

Figure 3.16 : Symbole logique d’un codeur décimal-DCB

Entrée décimale Code DCB

3A 2A 1A 0A

0e 0 0 0 0

1e 0 0 0 1

2e 0 0 1 0

3e 0 0 1 1

4e 0 1 0 0

5e 0 1 0 1

6e 0 1 1 0

7e 0 1 1 1

8e 1 0 0 0

9e 1 0 0 1

On trouve les équations suivantes :

983

76542

76321

975310

eeA

eeeeA

eeeeA

eeeeeA

0 1 2 3 4 5 6

7 8

9

1 2 4 8

Sorties

DCB Entrées

décimales

Codeur

Décimal / DCB 1A 0A

2A 3A

1e 0e

2e 3e 4e

5e

6e

7e

8e

9e


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Figure 3.17 : Diagramme logique d’un codeur décimal-DCB

6. Le décodeur

C’est un circuit combinatoire qui est constitué de :

n entrées de données ;

n2 sorties.

Pour chaque combinaison en entrée une seule sortie est active à la fois

Exemple : Décodeur DCB- décimal

La table de vérité de ce décodeur est la suivante :

D C B A 0L 1L 2L 3L 4L 5L 6L 7L 8L 9L

0 0 0 0 1 0 0 0 0 0 0 0 0 0

0 0 0 1 0 1 0 0 0 0 0 0 0 0

0 0 1 0 0 0 1 0 0 0 0 0 0 0

0 0 1 1 0 0 0 1 0 0 0 0 0 0

0 1 0 0 0 0 0 0 1 0 0 0 0 0

0 1 0 1 0 0 0 0 0 1 0 0 0 0

0 1 1 0 0 0 0 0 0 0 1 0 0 0

0 1 1 1 0 0 0 0 0 0 0 1 0 0

1 0 0 0 0 0 0 0 0 0 0 0 1 0

1 0 0 1 0 0 0 0 0 0 0 0 0 1

On peut ajouter un signal de commande global (strobe ou enable).

1

1

1

1

0A

1A

2A

3A

2e

1e

3e

4e

9e 8e

7e 5e 6e


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Figure 3.18 : Diagramme logique d’un décodeur DCB- décimal

Exemple : MM 74C154

Ce circuit comporte 4 entrées principales qui correspondent aux 4 bits du nombre binaire à

décoder et 16 sorties. La sortie qui correspond au nombre binaire présent sur les entrées est au

niveau L, les autres sorties étant au niveau H.

Le schéma logique et le brochage de ce décodeur sont respectivement reportés à la figure

suivante :

B S

&

&

&

&

1

D

1

C

1 1

A

0

1

8

9


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Figure 3.19 : Schéma logique et brochage du décodeur MM74C154

3. Le transcodeur

Le transcodeur est un circuit combinatoire qui fait correspondre à un code X en entrée

sur n lignes, un code Y en sortie sur m lignes.

Exemple : transcodeur qui transforme un code DCB en code excédent 3.

Code DCB Code excédent 3

a b c d x y z t

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0


Hatem CHOUCHANE 13

D’où )( dcbabdbcax

D’où )()()( dcbdcbdcbdcbdbcby


Hatem CHOUCHANE 14

D’où dcdccdz

D’où dt

Figure 3.20 : Diagramme logique d’un transcodeur DCB-excédent3

Exemple : transcodeur qui transforme un code excédent 3 en code DCB.

Code excédent 3 Code DCB

a b c d x y z t

0 0 1 1 0 0 0 0

0 1 0 0 0 0 0 1

0 1 0 1 0 0 1 0

0 1 1 0 0 0 1 1

0 1 1 1 0 1 0 0

&

1

y

z

t

x

1

1

1

1

a

b

c

d


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1 0 0 0 0 1 0 1

1 0 0 1 0 1 1 0

1 0 1 0 0 1 1 1

1 0 1 1 1 0 0 0

1 1 0 0 1 0 0 1

D’où )cdb(aacdabx

D’où cdbbcdcdbdbbcdcby


Hatem CHOUCHANE 16

D’où dcdcdcz

D’où dt

Figure 3.21 : Diagramme logique d’un transcodeur excédent3- DCB

1

&

y

z

t

x

1

1

1

&

a

b

c

d


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4. Le multiplexeur

Le multiplexage est un dispositif qui permet de transmettre sur une seule ligne des

informations en provenance de plusieurs sources. Un multiplexeur dispose n2 entrées, 1 sortie

et n lignes de sélection.

Exemple : abebaebaebaef 3210

Figure 3.22 : Multiplexeur à 2 variables

a et b sont appelées lignes de commande.

0e , 1e , 2e et 3e sont appelées lignes de données.

f est la sortie.

On trouve chez les constructeurs les circuits multiplexeurs suivants :

74157 : (4 Mux 2 vers 1) ;

74153 : (2 Mux 4 vers 1) ;

74152 : (1 Mux 8 vers 1, 1 sortie complémentaire) ;

74151 : (1 Mux 8 vers 1, 2 sorties complémentaires) ;

74150 : (1 Mux 16 vers 1, 1 sortie complémentaire) ;

a b

&

&

&

&

1 f

0e

1e

2e

3e

1

1

f

a b

0e

1e

2e

3e

01

00

10

11


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Exemple : 74153

Le circuit intégré 74153 contient deux multiplexeurs à 4 voies à entrées de sélection A et

B communes. Chaque multiplexeur dispose d'une entrée de validation G (STROBE). Celle-ci,

portée à l'état 1, force la sortie du multiplexeur correspondant à l'état 0 indépendamment de

l'état des autres entrées. Le brochage et le schéma logique de ce circuit intégré sont donnés à

la figure suivante.

Figure 3.23 : Brochage et schéma logique du circuit intégré 74153

Entrées Sortie

A B C0 C1 C2 C3 G Y

X X X X X X 1 0

0 0 0 X X X 0 0

0 0 1 X X X 0 1

0 1 X 0 X X 0 0

0 1 X 1 X X 0 1

1 0 X X 0 X 0 0

1 0 X X 1 X 0 1

1 1 X X X 0 0 0

1 1 X X X 1 0 1

Figure 3.24 : Table de vérité du circuit intégré 74153


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5. Le démultiplexeur

Un démultiplexeur est un circuit logique à une entrée de données ou d’information et

nN 2 sorties qui reçoivent les informations d’entrée. Pour sélectionner la sortie qui doit être

active, le démultiplexeur reçoit un ordre de n entrées d’adresse.

Figure 3.25 : Démultiplexeur à 2 variables

Exemple : 13974LS

Le circuit intégré 74LS139 contient deux démultiplexeurs à 4 voies. Chacun d'eux

possède 2 entrées de sélection A et B, une entrée de données G et 4 sorties (Y0 à Y3). Le

brochage et le schéma logique de ce circuit sont donnés à la figure suivante.

ebaS0

ebaS1

ebaS2

eabS3

e

0S

1S

2S

3S

a b

01

00

10

11

a b

&

&

&

&

e

1

1


Hatem CHOUCHANE 20

Figure 3.26: Brochage et Schéma logique du circuit intégré 74LS139

Entrées Sorties

G B A Y0 Y1 Y2 Y3

1 X 1 1 1 1 1

0 0 0 0 1 1 1

0 0 1 1 0 1 1

0 1 0 1 1 0 1

0 1 1 1 1 1 0

Figure 3.27 : Table de vérité du circuit intégré 74LS139

On remarque que le nombre binaire formé par l'état des entrées de sélection B et A donne

l'indice décimal de la sortie concernée. Par exemple, lorsque BA = 10 (soit 2 en décimal), la

sortie concernée est Y2.

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