chap 3 synthese des systemes combinatoires

7/23/2019 Chap 3 Synthese Des Systemes Combinatoires

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CHAPITRE III : SYNTHESE DES SYSTEMES COMBINATOIRES

BY PaTRICK JUVeT gNeTCHeJO: P.L.e.T IN eLeCTRONICS 9


1.

LES FONCTIONS STANDARDS COMBINATOIRES

Lorsque le problème à résoudre comprend plus de 4 ou 5 entrées la méthodologie avec la

table de vérité et la table de Karnaugh n’est plus applicable. Il sera aussi difficile d’établir une

table de vérité lorsque le nombre d’entrées devient important. Si nous avons un système avec 10entrées, la TDV aura 1024 lignes! Nous devons adapter notre méthodologie. Il s’agira de

décomposer notre problème. Nous devrons être capables d’identifier des sous-fonctions. Nous

avons besoin d’étudier les principales fonctions standards combinatoires. Ces fonctions sont

nommées aussi fonctions MSI pour "Medium Scale Integration". Il s’agit de fonctions plus

complexes que les simples portes logiques. Ces fonctions ont été très rapidement intégrées

dans des circuits des familles TTL ou CMOS. Ces fonctions présentaient l'avantage d'être

moins onéreuses sous la forme d'un circuit. Les fonctions les plus couramment utilisées ont

été intégrées.

Voici une liste des principales fonctions standards combinatoires : le décodage (X/Y) 1->2, 2->4, 3->8

le multiplexage (MUX) 2->1, 4->1, 8->1 et 16->1

l'encodage de priorité

la comparaison (COMP) <,=,>

les opérations arithmétiques (addition, soustraction, ...)

le transcodage de nombres : BIN->BCD, BCD->BIN, BCD->7SEG, etc.

Nous allons commencer par étudier chaque fonction standard. Nous donnerons des

exemples de circuits et les symboles correspondants.

2. CODEURS ET DECODEURS

2.1.Décodeurs

Le décodeur est un circuit logique qui établit la correspondance entre un code d’entrée

binaire de N-bits et M lignes de sortie ; pour chacune des combinaisons possibles des entrées,

une seule ligne de sortie est validée.

Pour M fils de sorties, on a n fils d’entrée tel que : 2 ≤ ≤ 2

Figure 3.1. Schéma générale d’un décodeur




BY PaTRICK JUVeT gNeTCHeJO: P.L.e.T IN eLeCTRONICS 0

Exemple : Décodeur 1 parmi 8

Table de vérité

C B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7




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Références de CI

Décodeur

BCD – décimal : 7442 ; 7445 (4 vers 10 sorties inverseuses )

4028

BCD – 7 segments : 7446 ; 7447 ( 40 mA, 30 V pour le 1er et 15V pour le 2e)

7448 (pour afficheur à cathode commune)

4511, 4543 (sorties actives à l’état haut)

Décodeur – démultiplexeur : 4514 (1 parmi 16 avec verrou d’adresse)

Table de vérité

Fig 3.2 : brochage du 4511

o

o4

3

5 Qa

7

1

2

6

14

15

9

10

11

12

13

Q b

Q c

DA Q d

Q e

Q g

Q f

EL

BI

LT

DB

DC

DD

LT – entrée de test des segments

BI – entrée d’effacement en cascade

4511

VDD.16 ; VSS.8





2.2.Codeurs

C’est un circuit électronique qui fait correspondre à chacune de ses entrées une et une

seule combinaison de bits sur ses fils de sorties.

Sur le marché, on rencontre généralement des circuits intégrés codeur de priorité. Par

exemple en TTL on peut citer :

Le 74147, 74LS147 : codeur de priorité dix vers 4 ; le 74148, 74LS148 : Codeur de priorité

8vers 3, et en CMOS on a le 4532.

Codeur de priorité 8 vers 3 : 74148

o

o

o

o

o

o

o

o

o

o

o

o

o

(10)

(11)

(12)

(13)

(1)

(2)

(3)

(4)(6)

(7)

(14)

(15)

(5)

(9)

E0

GS

Ao

A1

A2

Boîtier DIL 16

0

1

2

3

4

5

6

7

E1

74148

Figure 3.4 : brochage du 74148

Figure 3.3 : Codeur 8 vers 3





3. MULTIPLEXEURS (SELECTEUR DE DONNEES)

Un multiplexeur ou sélecteur de données est un circuit logique ayant plusieurs entrées de

données, mais seulement une sortie qui communique les données. L’aiguillage de l’entrée de

données qui nous intéresse sur la sortie est commandé par les entrées SELECT (appelées parfois

entrées d’adresse).la figure illustre le symbole d’un multiplexeur générale (MUX)

Exemple 1 : multiplexeur élémentaire à deux entrées

La figure schématise les circuits logiques d’un multiplexeur à deux entrées et , et une

entrée de sélection S

Exemple : multiplexeur élémentaire à quatre entrées

Figure 3.5 : Symbole d’un multiplexeur

S Sortie

0 Z=I01 Z=I1

Figure 3.6 : Multiplexeur à 2 entrées

S1 S0 Sortie

0 0 Z=I0

0 1 Z=I1

1 0 Z=I2

1 1 Z=I3

Figure 3.7 : Multiplexeur à quatre entrées





4. DEMULTIPLEXEURS (Distributeurs de données)

Un démultiplexeur est un circuit qui a une entrée et dirige celle-ci vers une sortie parmi

plusieurs sorties. Autrement dit, le démultiplexeur reçoit des données d’une entrée et choisit de

les diriger vers une des N voies de sortie possibles ; il fonctionne comme un commutateur.

5.

COMPARATEUR

La fonction de comparaison de deux nombres binaires est très fréquemment utilisée. Un

comparateur est un circuit qui indique si deux nombres binaires sont plus grands, égaux ou plus

petits. Dans le cas d’un circuit modulaire, il y a trois entrées afin de savoir si les bits

précédents sont plus grands, égaux ou plus petits.

6.

ADDITIONNEUR

Les ordinateurs ne peuvent additionner que deux nombres binaires à la fois, chacun de

ces nombres pouvant avoir plusieurs bits.

6.1.Demi-additionneur

Le demi additionneur est un circuit combinatoire qui permet de réaliser la somme

arithmétique de deux nombres A et B chacun sur un bit. A la sotie on va avoir la somme S et

la retenu R (Carry).

DEM

UXEntrée des

DONNEES

Q0

Q1

Q2

Qn-1

Entrée SELECT

Figure 3.8 : Schéma général d’un démultiplexeur

Figure 3.9 : Comparateur 7485





Equations de sortie

Schéma de câblage

6.2.L’additionneur complet

En binaire lorsque on fait une addition il faut tenir en compte de la retenue entrante

6.2.1. Additionneur complet 1 bit

L’additionneur complet un bit possède 3 entrées :

– ai: le premier nombre sur un bit.

– bi: le deuxième nombre sur un bit.

– ri-1: la retenue entrante sur un bit.

Il possède deux sorties :

– Si: la somme

– Ri la retenue sortante

Figure 3.10 : Structure d’un demi-additionneur

A B S R

Table de vérité du demi-additionneur

Figure 3.11 : Structure d’un additionneur complet





- Table de vérité - Equations de sortie

-

Schéma d’un additionneur complet

6.2.2. Additionneur sur 4 bits

Un additionneur sur 4 bits est un circuit qui permet de faire l’addition de deux nombres A et B de

4 bits chacun

– A ()

– B ()

En plus il tient en compte de la retenu entrante

• En sortie on va avoir le résultat sur 4 bits ainsi que la retenu ( 5 bits en sortie )

• Donc au total le circuit possède 9 entrées et 5 sorties.

• Avec 9 entrées on a 2=512 combinaisons !!!!!! Comment faire pour représenter la table de

vérité ?????

• Il faut trouver une solution plus facile et plus efficace pour concevoir ce circuit ?

Figure 3.12 : Additionneur complet





Lorsque on fait l’addition en binaire, on additionne bit par bit en commençant à partir du

poids fiable et à chaque fois on propage la retenue sortante au bit du rang supérieur.

L’addition sur un bit peut se faire par un additionneur complet sur 1 bit.

Schéma de l’additionneur 4 bits

6.3.Additionneur parallèle intégré

Il existe plusieurs additionneurs parallèles dans des boitiers CI. L’un des plus courants est un

boitier d’additionneurs parallèles de 4bits comprenant 4 additionneurs complet (74LS83)





7. EXERCICES

Exercice 7.1

a). Donnez le nombre de voies d’entrée et de sortie d’un décodeur sur l’entrée duquel on

peut placer 64 combinaisons différentes.

b). le circuit de la figure 1 comprend 3 multiplexeurs à deux entrées. Trouvez la fonctionréalisée par ce circuit.

Exercice 7.2

La figure 2 reproduit le schéma fonctionnel d’un circuit logique servant à contrôler le

nombre d’exemplaires faits par une photocopieuse. L’opérateur choisit le nombre d’exemplaire

désiré en fermant l’un des interrupteurs de sélection S1-S9. Ce nombre est pris en charge par le

codeur qui transforme en nombre DCB, puis il est envoyé au circuit comparateur. L’opérateur

appuie alors momentanément sur le bouton START, ce qui a pour effet d’initialiser le compteur

et de mettre à 1 la sortie OPERATION ; cette dernière sortie commande à la machine de faire les

reproductions. Pendant que la machine reproduit, une impulsion copie est produite et fournie au

compteur DCB. Les sorties de ce compteur sont comparées sans arrêt dans le comparateur au

sorties du codeur d’interrupteur. Quand les deux nombres DCB sont identiques, ce qui indique

que le nombre d’exemplaires voulu est atteint, la sortie X du comparateur passe au niveau BAS ;

ceci ramène le signal opération au niveau BAS et arrête la reproduction d’exemplaire par la

machine. Si on appuis à nouveau sur le bouton début, ce processus recommence. Concevez tous

les circuits logiques du comparateur et la section de commande de ce système.

Exercice 7.3

Le circuit de la figure 3 représente un multiplexeur à 8entrées que l’on peut utiliser pourréaliser une fonction logique à quatre variables, et cela même si le multiplexeur ne dispose que

trois entées de sélection. Trois de ces variables, soit A, B, C sont raccordées aux entrées de

sélection. La quatrième, D, et son complément D/ sont connectés aux entrées de données du

multiplexeur, nécessaires à la réalisation de la fonction logique. Les autres entrées sont forcées à

la valeur BASSE ou HAUTE selon les nécessités de la fonction.

a) Dressez la table de vérité de la sortie Z pour les 16 combinaisons d’entrée possible

b) Mettez sous forme d’une somme de produits l’expression de Z et simplifiez la, vérifiez

que :Z=B +D + C

Exercice 7.4

Réalisation d’un additionneur/soustracteur (portes logiques disponibles : ET, OU,

NON, OU EXCL)

a)

Réaliser un demi-soustracteur (1 bit A avec 1 bit B sans retenue d’entrée) :

– Ecrire la table de vérité.

– Donner les équations de sortie.

– Etablir le schéma logique.

b) En comparant le circuit du demi-soustracteur avec celui d’un demi-additionneur, concevoir le

plus simplement possible un circuit, appelé demi-additionneur/soustracteur, qui à partir d’un

signal de commande C et des entrées A et B, simule le demi-additionneur sur A et B lorsque la





commande C est à 0, et le demi-soustracteur sur A et B lorsque la commande C est à 1

(suggestion : appliquer le signal de commande à une des entrées d’une porte OU

EXCLUSIF).

c) A partir du demi-additionneur/soustracteur qui vient d’être réalisé, concevoir un

additionneur/soustracteur complet (1 bit A avec un bit B avec retenue d’entrée).

d). Donner le schéma d’un additionneur/soustracteur quatre bits par quatre bits.

Exercice 7.5

Vous devez réaliser un contrôleur qui achemine des messages de 2 bits ayant différentes

priorités. Il existe trois entrées de messages : S1[1..0], S2[1..0] et S3[1..0], du plus prioritaire au

moins prioritaire. Un signal est également associé à chaque message d’entrée pour afficher si un

message est disponible : SD1, SD2 et SD3.

a) Acheminez le message le plus important à la sortie O [1..0] en utilisant exclusivement un

encodeur de priorité et un multiplexeur. Lorsqu’aucun message n’est disponible, la sortie prend

la valeur 0.

b) Trois signaux à la sortie du circuit (A1, A2 et A3) permettent d’afficher quel message a été

transmis.

• Lorsque le message S1 est transmis, A1A2A3 prend la valeur 100



• Lorsque aucun message est transmis, A1A2A3 prend la valeur 000

Ajoutez un démultiplexeur au circuit de a) pour effectuer cette fonction

Figure 3 Figure 1

Figure 2

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