dynamic reconfigurable rf circuit design 岡田健一 中村恒一 吉 …
Post on 12-Jun-2022
4 Views
Preview:
TRANSCRIPT
動的再構成可能なアナログＲＦ回路設計技術
岡田健一 中村恒一 吉原義昭 菅原弘雄 益一哉 東京工業大学精密工学研究所
－ Dynamic Reconfigurable RF Circuit Design－
研究背景 提案手法 － 動的再構成可能なＲＦ回路アーキテクチャ ー 従来研究
動的性能補償可変機能化 － 可変帯域、可変利得など － 動的性能補償＋可変機能
まとめ 検討課題動的再構成によるＲＦ回路設計
RF回路設計
素子モデリングの困難さ
製造ばらつき
設計生産性
意図した通りの
性能が得られない
アプリケーションの多様化
無線通信システムの広帯域化⇒ WLAN, WCDMA, GPS, PHS, DTV, UWBへの対応
無線送受信回路のワンチップ化⇒ 無線回路をSi基板上で設計する必要
2.4GHz (IEEE802.11b) / 5GHz (IEEE802.11a)
アナログ回路
デジタル回路
アナログ回路部分をデジタル回路により制御
動作時に回路特性を動的補償
モデル化誤差、温度、製造ばらつき、電源変動
時分割での多機能化 2.4～5GHz VCO等
仕様
回路構成
バイアス電圧、素子値決定
素人でもＲＦ回路設計を
バイアス回路
デジタル制御
n設計の容易化
n再構成による多機能化
n消費電力削減
nモデル化誤差
n温度
n製造ばらつき
n電源変動の補償
V=f(T,p,VDD,..)f > 100MHzP < 300mW
10
12
14
16
18
20
-40 -20 0 40 80 120
Vgs=10.98
0.950.91
0.88
0.86
Uni
t Gai
n Fr
eque
ncy
[MH
z]
Temperature []
I=572 µA534 µA
0.83
475µ393 µ197 µ
281 µ
331 µ
0.82Uni
t Gai
n Fr
eque
ncy
[MH
z]
Temperature []
10
12
14
16
18
20
0.830.88Vgs=0.98
335 µA
27
223 µA
I=556 µA
532 µA
542 µA
85-20
nCADとの親和性向上
利点
欠点n回路面積の増加
nアナログIPの再利用性向上
n高性能化(設計マージンの削減)
n歩留り向上
n動的再構成による多機能化回路面積削減
nコントロール部による 消費電力の増加(トレードオフ)
n設計容易化
一番難しそうなのは？
171-91.1 dBc/Hz5.00 GHz
166-90.8 dBc/Hz2.45 GHz
FOMPhase noise @ 100kHz offset
Oscillation frequency
171-91.1 dBc/Hz5.00 GHz
166-90.8 dBc/Hz2.45 GHz
FOMPhase noise @ 100kHz offset
Oscillation frequency
h=10µm
x
Conductor plate
450µm
h=10µm
x
Conductor plate
450µm
0
1
2
3
4
5
6
0 100 200 300 400 500 600 700
Indu
ctan
ce [n
H]
Position of conductor plate [µm]
0
2
4
6
8
10
0 100 200 300 400 500 600 700
Q at 2.4GHzQ at 5GHz
Qua
lity fa
ctor
Position of conductor plate [µm]
Ｌ
Ｑ
VCOVariable Inductor
1.3～5.0nH
MEMS
[S.Gomi:SSDM2003]
可変インダクタを用いた可変インダクタを用いたReconfigurable VCOReconfigurable VCO
Dynamic Reconfigurable
Dynamic Self Reconfigurable
Configurable
Reconfigurable
再構成能力の最適化再構成能力の最適化
n汎用的なコントロール回路の開発
n広可変ＲＦ回路技術の開発
n回路設計支援技術
再構
成能力の
拡大
動作前構成
動的再構成
自己再構成
製造後のキャリブレーション
出力
2.4 – 5.1 GHz0.3 – 0.4 VVp-p
出力
2.4 – 5.1 GHz0.3 – 0.4 VVp-p
oscf
0.9 mm
1.0
mm
可変インダクタによる広帯域化
CMOS 0.35µm
3bit程度で十分 DAC, メモリの省面積化
メモリEEPROM
ビット数（可変段数）
ばらつき補償温度補償
回路面積
FeRAM
消費電力の増加
ばらつき測定回路
低消費電力の達成
提案アーキテクチャ提案アーキテクチャ
ユニティゲイン周波数 14MHz消費電流
532～556µA(従来)223～532µA(提案)
60%削減(27)
FPAA
n原理上、数十MHz程度の動作速度
米アナダイム社
スイッチトキャパシタによる可変抵抗
(Field Programmable Analog Array)
n動作速度、消費電力欠点
アナログ版FPGAn Programmable Logic Arrayn Field Programmable Gate Array
n もともとはASICの設計方式
n 製造後に開発現場でプログラム
n PLD/CPLDn (Re)configurable Logic
V1+
-V2+
-
1 2
R
V1+
-V2+
-
1 2
C
Vgnd
グローバル出力
配
線
リ
ソ
ー
ス
OPアンプ
ロジック
コンパレータ
シェアード・バスグローバル入力
可変抵抗
ローカル入力
アナログ・マルチプレクサ（Clocked, Static&Signal）
プログラマブル・キャパシタ
可変キャパシタ
ローカル出力
アナログ系アナログ系デジタル系デジタル系
Programmable Logic Devices
提案アーキテクチャ
specificに作り込むことで性能向上を目指す
性能
柔軟性
FPAA
RF CircuitReconfigurable RF
機能可変と組み合わせ
バイアスの制御
クロックの制御
nトランジスタのバイアス電圧
n可変素子(バラクタ、インダクタ)
nサンプルホールド回路等
ただし、性能＝f(処理能力,消費電力,回路面積,...)
性能
柔軟性
ASICFPGA
Reconfigurable
可変手段
18µm 18µm
40µm 40µm
29µm
140µm
72µm
600Ω
0.7pF
L=0.35µm
Vbias1
1.101.000.950.92900MHz
0.830.810.800.79500MHz
Cfu 10 C 27 C 50 C 80 C
V
V
V
V
V
V
V
V
Vbias2
1.251.151.101.08900MHz
0.940.920.900.89500MHz
10 C 27 C 50 C 80 CCfuV
V
V
V
V
V
V
V
7.5921.421.6
7.4317.322.5
7.3315.523.3
7.23500MHz
14.724.0
900MHzProposedConventional
C 10 C 27 C 50 C 80 C
mW
mW
mW
mW
mW
mW
mW
mW
mW
mW
mW
mW
Power
PMOSL=0.35µmW=140µm
NMOSL=0.35µmW=50µm
PMOSL=0.4µmW=100µm
PMOSL=0.4µmW=200µm
NMOSL=0.35µmW=30µm
L
CVctrl
Vdd
V buffer
Vout2Vout1
50 ΩC
V buffer
50 Ω
I bias
Vdd
:
10k 100k 1M 10M 100M 1G0
10
20
30
40
50
60
Frequency [Hz]
Gai
n [d
B]
500M900M
Frequency Tuning
導体板の位置により
発振周波数を制御可能
Variable Inductorにより2.4GHz-5.1GHzの発振を実現
2
2.5
3
3.5
4
4.5
5
5.5
0.8 1.2 1.6 2 2.4 2.8 3.2
Osc
illat
ion
frequ
ency
[GH
z]
Control voltage [V]
Before inserting plate
Inserting plate completely
x=0µm
x=200µm
x=300µm
x=350µm
x=650µm
LNA AGC ADC
DACPA
LOSW
QDEMO
QMOD
Bas
e-ba
nd L
SI
PLL / VCOI Q
LPF
LPF
＜Direct Convesion 方式を用いたRF送受信回路＞
RF Front-End500MHz～10GHz
3.0～7.0
7.0
3.0
5.0
1.3
エンジン(高周波動作部分)も キャブレター(アナログ制御)から インジェクション(デジタル制御)に
多次元制御
ファーストシリコンでの動作補償
再構成用テーブル
動的再構成可能な範囲の検討 n
b1
b1
b2
b2
b2
b2
b3
b3
b3
b3
b3
b3
b3
b3
Bin = b12-1 + b22-2 + b32-3
D/Aコンバータ
∆V = VT lnnVBE = VT ln (Ic / Is)
∝(kT/q)lnn
VDD
nI0 I0∆V
n-wellにより作成
温度測定回路
トランジスタのミスマッチ補償
コントロール電圧の再利用
不揮発性メモリ
Agilent 8720ES 50MHz - 20GHzS-PARAMETER NETWORK ANALYZER
再構成用テーブル
動的制御
製造後にキャリブレーション
不揮発性メモリに保存
発振周波数の調整
温度,ばらつき補正再構成スイッチ
時定数の調整
コントロール回路
測定回路
制御回路
DAC
メモリ
ＬＰＦＶＣＯ
ＰＤ
可変インダクタ
可変キャパシタ可変キャパシタ
プリスケーラ高周波用
プリスケーラ低周波用
分周器
動的再構成ＰＬＬ
オペアンプ性能を変化させつつ
温度補償（ばらつきも）
500MHz or 900MHz
10-80
動的な消費電力の削減
最大70％の電力削減
ソフトウエア無線の実現へ
コントロール回路
測定回路
制御回路
DAC
メモリ
Device Parameter0.35µm CMOSVdd : 3.3V
測定回路の作りこみが不要
動作時にバイアス電圧などを動的に制御
option
温度、ばらつきを測定
制御部でバイアス電圧の計算
DACでバイアス電圧の生成
動作時の温度によりバイアス電圧を動的に制御
nアナログ回路アーキテクチャの提案
高性能化と設計容易化を両立
時分割多機能低消費電力高歩留りn
n
n
nD/Aコンバータ
n
チップ間ばらつき
チップ内ばらつき
V=f(T,p,VDD,..)f > 100MHzP < 300mW
CAD技術開発の必要性 設計容易化の実現
ばらつき、温度補償を自動で
シミュレーション誤差の補償が可能
コントロール回路でバイアスを自動生成
top related