unité de systèmes logiques 1 - reds

Unité: Base de systèmes logiques (SysLog1)

Introduction SysLog1,

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Unité de Systèmes Logiques 1Introduction

Etienne Messerli

Septembre 2017

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 1


Etienne Messerli, EMI …

Professeur depuis octobre 1995

▪ Unité préparatoire de systèmes numériques: UPN▪ Unité d'architecture des ordinateurs ARO1 (1ère) ▪ Unité de systèmes logiques SysLog1 et 2 (2ème)▪ Unité interface système à processeur IFS (2ème)▪ Unité de systèmes numériques CSN (3ème)▪ Unités à choix 3ème année:

- CSF (Conception de systèmes numériques sur FPGA)

▪ Module master: ReCo (Reconfigurable Computing),

▪ Unité de théorie des circuits



Formation, expérience professionnelle

Diplômé de l ’EPFL, Lausanne, 1986 Diplômé de l'EIG, Genève, 1980

Depuis 10.1995:Professeur à l'EINEV, EIVD, puis HEIG-VD

10.1992-09.1995: Chargé de cours à l'EINEV

03.1987-09.1995: CYBELEC, Yverdon-les-Bains

07.1986-12.1986: Voyage Irlande, étude anglais

07.1980-06.1982: Brown-Boveri & Cie, Baden



Coordonnées EMI

Etienne Messerli

Acronyme: EMI

Bureau: A09a, niveau A, aile est

E-mail: [email protected]

Tél. 024/55 76 302



Activités

Répartition de mes activités :

- 50% enseignement

- 50% autres missions HES, soit :

▪ responsable de projets Ra&D

▪ participation à la gestion de l'institut REDS

▪ président du Conseil représentatif de l'école• élections en octobre 2017 !



Mes domaines : mots clés …

Conception de systèmes numériques complexes

Vérification

Outils EDA

Library IEEE;use IEEE.Std_Logic_1164.all;entity Flip_Flop is

port (D : in Std_Logic;Clock : in Std_Logic;Q : out Std_Logic);

end Flip_Flop;architecture Comport of Flip_Flop isbegin

process(Clock)begin

if Rising_Edge(Clock) thenQ <= D;

end if;end process;

end Comport;VHDL

Méthodologie

FPGA

VHDL-SystemVerilogE. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 6


… mes domaines : mots clés …

High-speed serial links :

Link at 14.1Giga


new FPGA Technology

Soft-Processor:

Pipeline Co-DesignHigh performance


… mes domaines : mots clés


new SoC-FPGA:

one chip with

CPUs ARM & FPGA


Unité SysLog1

Unité de 2ème année en S3, comportant:▪ Cours: 3 périodes (un bloc dans salle labo)

▪ Laboratoire: 2 périodes • possible croisement entre cours et labo

Evaluation:

▪ Contrôle continu durant le semestre (cours et labo)

▪ Examen unité d'enseignement : écrit commun



Déroulement du cours

Le cours est décomposé en 2 parties :

50% présentation de la théorie et d'exemples.

50% exercices et corrections (analyse,élaboration, correction, …)

▪ Exercices à faire pour le cours suivant

▪ Correction: étudiant ou professeur

▪ Corrigé: rédigé par un étudiant, je le valide, puis je le transmets à toute la classe



Méthode de travail

Prendre des notes personnelles

Travailler régulièrement la matière

Faire les exercices d’une séance à l’autre▪ Nécessite un travail personnel▪ Permet de comprendre la matière au fur et à

mesure

Objectif:poser des questions au cours suivant.



Support et documentation de cours

Polycopiés :▪ Electronique numérique tome 1, tome2 (partiel)

( Gaumain, Messerli, Meyer)

▪ Copie des présentations PPT

▪ Série d'exercices pour chaque chapitre

▪ Lexique des abréviations courantes

Introduction au logiciel Logisim

Documentation disponible sur le site www.reds.ch



Evaluation (contrôle continu)

3 Tests▪ durée ~60 minutes

▪ Dates: voir planning

▪ Documents autorisés :• Polycopiés et documentations fournies

• Exercices et notes personnelles

• Calculatrice

Absence: note 1.0▪ si justificatif: travail de rattrapage (min un en fin d'unité)

Moyenne du cours : moyenne calculée sur les N tests



Note finale de l'unité SysLog1

Formule pour le calcul de la note finale de l'unité d'enseignement SysLog1 :

Note finale = cours * 0.3 + labo * 0.2 + examen * 0.5

Fiche d'unité avec le contenu: ▪ https://gaps.heig-vd.ch/



Relation étudiants professeur

Nommer un délégué de classe qui est le porte parole de l'ensemble des étudiant(e)s

Son rôle est de transmettre, de manière anonyme, tous les messages de la classe au professeur

Je communique ma réponse à la classe,si nécessaire j'ouvre une discussion



Logiciels pour laboratoire

Logisim (open source) => présentation au labo

▪ Logiciels permettant un flow complet pour réaliser un circuit logique programmable• Saisie graphique ou VHDL, simulation• Intégration: lancement de Quartus (Altera)

- synthèse, intégration, programmation circuit

• Simulation VHDL avec Questasim• Console de simulation en Tcl/Tk

Description des systèmes numériques:

▪ sous forme schématique

▪ evtl introduction au langage VHDL



Planning unité SysLog1, S1 semaines 1 à 8 …


EMI/RMQ Version du 14 septembre 2017

Crs: 3 périodes Labo: 2 périodes

118-sept

Introduction. Rappel : codification (base 2, 10 et …), Boole, schéma, TDV, table de Karnaugh

16),nbr signés, fcts bases (NON, ET, OU,

225-sept

Fct incompl. définieExe: CC texte, TDV, Karnaugh, schéma

Introduction au laboLabo intro Logisim: Mux2a1 (3p)

32-oct Fcts std comb: décodeur & mux Labo intro Logisim: Mux2a1 (3p)

49-oct Fcts std comb: exercices dec/mux, comp

Introduction rapportLabo combinatoire Bin_lin (4p)

16-oct Vacances d'automne

523-oct Fcts std comb: add/sub C2 Labo combinatoire Bin_lin (4p)

630-oct

TestFcts std comb: exercices add/sub C2

Labo combinatoire hiérarchiqueCommande Velux-Store (6p)

Test

76-nov

Fcts std comb: multipl. , exe multipl. avec cteAspects techniques


813-nov

Portes open coll, tri-state (& exe)Mémoire ROM (&exe)


Unité d'enseignement SysLog1 - A & B Planning 2017-2018


… planning unité SysLog1, S1 semaines 9 à 16


EMI/RMQ Version du 14 septembre 2017

Crs: 3 périodes Labo: 2 périodes

920-nov

Cicuits PLDIntro système séquentiel, chronogramme

Labo intro système séquentiel (4p): registre à décalage & chenillard

1027-nov

TestBascules RS, flip-flop D

Labo intro système séquentiel (4p): registre à décalage & chenillard

Test

114-déc

Exe syst séqu avec basculesSyst séqu simple: registres

Labo syst. séquentiel simple (6p): PWM pour led RGB

1211-déc Syst séqu simple: registres & compteurs


1318-déc

Exe reg & cptSyst séquentiel: MSS graphe


25-déc Vacances Noël1-janv Vacances Noël

148-janv

TestSyst séquentiel: MSS graphe

Labo séquentiel MSS: (8 p)Tapis de triage

Test

1515-janv

Exercices MSS simpleTechnologie PLD (CPLD-FPGA)


1622-janv



29-janv semaine sans cours5-févr Examens d'unité

Unité d'enseignement SysLog1 - A & B Planning 2017-2018


Préparation pour Unités d'enseignements:

▪ Systèmes à microcontrôleur (SysMiCo)▪ Conception de systèmes numériques (SysLog2)▪ Conception numérique sur FPGA (CSF)▪ Traitement du signal appliqué (TraiSignAp)▪ …

Applications avec microcontrôleurs

Conception et développement de systèmes numériques pour FPGA

Projet de semestre et diplôme !E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 19


Les systèmes logiques

Les systèmes logiques sont la base de nombreux systèmes électroniques▪ microprocesseurs, microcontrôleurs, SoC, ..

▪ circuits logiques programmables

▪ systèmes à processeur système logique complexe !



Systèmes à processeurs

Très nombreuses applications:▪ ordinateur omni présent dans beaucoup

d'équipements▪ système de commande de machines, …▪ domaine grand public:

• smart phone• appareil photo numérique• télévision connectée• console de jeu• appareils ménager

▪ …


Introduction SysLog1, E. Messerli (HES-SO / HEIG-VD / REDS), 2017

Objectif général du cours

Traduire une description d’un système(cahier des charges textuel)

enun système numérique

p 22

Entrées SortiesSystème

à réaliser ?


Objectif pratique de la conception numérique

Assurer un fonctionnement correct !

Atteindre les performances demandées

ensuite

Minimiser les coûts de production▪ minimiser la quantité de logique!

Mettre le produit sur le marché dans un délai raisonnable

p 23


Représentations de l’information

Analogique:▪ Les valeurs sont continues. Entre deux

valeurs A et B il existe un nombre infini de valeurs

Digitale (numérique):Une valeur est représentée par une chaînefinie de symboles appelés digits.

Il est impossible de représenter digitalement tous les nombres existants entre deux valeurs analogiques

=> il faut une infinité de points!p 24


Disque Vinyle versus CD-Audio

Avantages ?

Inconvénients ?

p 25


Pour enregistrer sur un CD, le son est échantillonné 44’100fois par seconde. La valeur de chaque échantillon est stockée en binaire, à l'aide de 16 digits (bits): il n'y a que65’536 valeurs possibles (216)

p 26


At the END ?

A lire, réfléchir et comprendre !

Il y a 10 types de personnes sur Terre, ceux qui comprennent le binaire

et les autres !

p 27