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TEST DES COMPOSANTS SEMICONDUCTEURS
AST 16 Mai 2014
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Qui suis-je ?
• Michel Vergniault
• 43 ans dans le semi conducteur
• 29 ans de conception (design) ,domaine des Micro Controller (MCU)
• 14 ans de test engineering
• CEA LETI / EFCIS / STMICROELECTRONIC
• Consultant TEST depuis 3 ans
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agenda
• C’est quoi un composant semi-conducteur , à quoi ça sert ?
• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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agenda
• C’est quoi un composant semi-conducteur , à quoi ça sert ?
• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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Exemple de composant à semi conducteur : “carte à puce” ou “smart card”
• “carte à puce” = – microprocesseur + mémoire + périphériques… (Micro Controler Unit) capable de: – Gérer les échanges avec un terminal (ex la Securité Sociale / ex terminal bancaire
…) – Stocker des informations dans une mémoire permanente réinscriptible
boitier
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qu’y a-t-il dans le boitier ? ici un processeur Intel
• Circuit Intégré = – Composants en surface du Si (Transistors, résistances, capacités,
inductances…) – Liés par des interconnexions en métal (Alu) ou Si poly cristallin – Afin de réaliser la fonction électronique voulue
Circuit intégré
Boitier ici en résine isolante
Fil Alu/Or reliant Le Circuit intègre À une sérigraphie sur le boitier
sérigraphie
Plot extérieur
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Un exemple de fonction intégré = inverseur
N- P_
N+ N+ P+ P+
isolant isolant
entrée
métal métal sortie 0 volt
+5 volt
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agenda
• C’est quoi un composant semi-conducteur , à quoi ça sert ?
• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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On applique un
vernis
photosensible
Choix des
zones que l’on
veut doper sur
cette couche
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Les zones
touhées par la
photolithographie
sont creusées
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On effectue un
dopage positif,
on produit
donc un déficit
d’électrons
drain source
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Ici, on bâtit la
Base du
transistor
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drain source
Le transistor
est passant
Le transistor
est bloqué
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drain
source drain
source
On construit
des vias pour
affecter les
bornes de
chaque transistors, et
pour les relier
entre eux
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source drain
Le polissage
permet
d’obtenir une
surface plane
avant de déposer une
nouvelle
couche
d’aluminium
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source drain
Le polissage
permet
d’obtenir une
surface plane
avant de déposer une
nouvelle
couche
d’aluminium
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source drain
Le procédé de fabrication n’est pas parfait /1
• il y a des défauts dans le cristal de Si : conséquences – Fonctions peuvent être en panne – Dérive de certain paramètres électriques ,rendant le CI
impropre à fonctionner avec les autres CI de l’équipement – Tout cela se traduit par une baisse de RENDEMENT plaquette
(nombre bons/nombre de candidats) – Impact le cout mais aussi la qualité (durée de bon
fonctionnement)
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Abnormal Parts LSL USL Average
-3 Sigma +3 Sigma
* * * * *
Impact sur la QUALITE et le COUT: QA : CI en limite de spécification => moins de marge de fonctionnement COUT : moins de CI bons => Cout fixes sont repartis sur les CI restants
Le procédé de fabrication n’est pas parfait /2
• Les opérations du procédé sont soumises à des dérives (ex: température des fours, qualité des produits chimiques…) – Egalement : Il en résulte une dérive de certain paramètres
électriques ,rendant le CI impropre à fonctionner avec les autres CI de l’équipement
– Egalement : Tout cela se traduit par une baisse de RENDEMENT plaquette (#bons/#candidats)
– Même commentaires => impact sur la QUALITE et le COUT
• En conséquence il FAUT vérifier que la/les fonctions du CI sont réalisées => soit TESTER
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La conception (design) n’est pas assez robuste • Le rôle du CONCEPTEUR est de créer et définir les GÉOMÉTRIES des
différents composants qui vont participer à réaliser la fonction du CI – Pour ce faire, le concepteur fait des SIMULATIONS des futurs composants à
partir de MODELES fournit par les TECHNOLOGUES. – Les simulations sont faites dans tous le domaine de variabilité :
• Des paramètres technologiques • Dans le mode de fonctionnement de l’application : température / tension alimentation /
bruit / radiation / chocs…
– Ces modèles sont en amélioration constante mais ne collent pas toujours exactement à la réalité
• Dans un produit pas assez robuste la dispersion du procédé technologique
et les insuffisances de la simulation conduisent à des dérives sur certain composants les rendant impropres à réaliser la fonction ou à fonctionner avec les autres composants de l’application
• Là encore cela va se traduire par une baisse du rendement (impact QA et cout)
• En conséquence il FAUT vérifier que la/les fonctions du CI sont réalisée => soit TESTER
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Le test doit également garantir une durée de vie et un cout 1/
• Le TEST doit permettre de livrer des produits BONS au temps ZERO – Les équipementiers demandent ZERO DEFAUT, la réalité est quelques
PPM selon l’application (< 1ppm pour automobile , << 1ppm pour le spatial et militaire, < 100 ppm pour le grand public
– Et ce dans toute la plage de fonctionnement de l’équipement : température, tension d’alimentation, bruit, radiations…
– La méthode utilisée: • CARACTERIZATION du produit dans toutes les plages de dispersion, • ANALYSE STATISTIQUE pour détecter et corriger les points faibles TECHNO /
DESIGN
• Le TEST doit permettre de garantir le bon fonctionnement pendant
toute la durée de vie de l’application: – > 5 ans grand public / > 10 ans automobile /> 20 ans militaire et spatial – La méthode utilisée:
• QUALIFICATION : VIEILLISSEMENT ACCÉLÉRÉ modélisant la future durée de vie • ANALYSE STATISTIQUE pour détecter les composant au comportement
différent des autres (OUTLIERS) • Contrôle qualité pendant la production par échantillonnage
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Le test doit également garantir une durée de vie et un cout 2/
• Par nature le TEST élimine les pièces défaillantes et donc augmente le cout de fabrication. – En conséquence en plus de la garantie de bon
fonctionnement à T0 et dans le temps
– le TEST doit être pensé et amélioré en continue pour corriger les différents procédés pour que le rendement soit suffisamment bon et donc obtenir un cout acceptable.
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agenda
• C’est quoi un composant semi-conducteur , à quoi ça sert ?
• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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Les différentes phase du test
ÉTAPES TEST description RESPONSABLE
Pendant la fabrication des plaquettes
Paramètres critiques : dimensions, tension de seuil…
FONDERIE (device engineer)
Livraison des plaquettes Structures témoins : TMOS, capacité , résistances…
FONDERIE (device engineer)
Tri plaquettes (EWS) Test du circuit sur plaquette
Ingénieur produit (client)
Découpe de la plaquette et assemblage en boitier
Inspection visuelle Assemblage (Back End)
Tri Final Test du circuit en boitier Ingénieur produit (client)
vieillissement Test du circuit après vieillissement
Ingénieur produit (client) 25
exemple du test pour une « carte à puce » : MCU avec mémoire FLASH
ETAPE TEST COMMENTAIRES
EWS1 1er tri plaquette Test de la mémoire FLASH Test simplifié du CI restant Ecriture de la mémoire FLASH
BAKE Vieillissement 250° pendant 24 h
EWS2 2 ème tri plaquette Test de rétention de la mémoire FLASH Test complet du CI Effacement de la mémoire FLASH
assemblage
Tri final 1 1er tri final Test complet CI Test mémoire FLASH
BURN IN Vieillissement sous tension
Tri final 2 2ème tri final Test complet CI Test mémoire FLASH 26
agenda
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• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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Mise en œuvre du TEST
• Le test consiste à fournir des stimuli électriques au CI et analyser ses réponses
• Ce test est exécuté par le TESTEUR (Automatic test Equipment) • Les instruments GENERATEURS et ANALYSEURS sont sous control
d’un PROGRAMME de TEST créé par un INGENIEUR de TEST
• les données échangées entre le TESTEUR et le CI sont soit : – purement électriques (ANALOGIQUES ) – Ou , bien que électriques , représentant des informations
NUMERIQUES (DIGITAL ,BOOLEEN, LOGIQUES)
Automatic Test Equipment (TESTEUR)
Circuit Intégré
Générateurs
Analyseurs programme
stimuli
réponses
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Illustration de l’interprétation NUMERIQUE
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0 volt
+ 5 volt « 1 » logique
« 0 » logique
« 0 » logique « 0 » logique
« 1 » logique « 1 » logique
« indéterminé » logique
Signal NUMERIQUE = 1 BIT d’information
Tension de seuil HAUT
Tension de seuil BAS
Sens du temps
Pourquoi passer en NUMERIQUE ?
• NUMERISEUR => Le signal d’ENTREE est découpé en tranche de temps – La valeur du signal dans « l’échantillon » est convertit en un nombre. – Les avantages:
• Très facile à manipuler des nombres • Une fois numérisé le nombre n’est plus soumis au BRUIT
– Inconvénient : • Traitement numérique plus gourmand en composant que le traitement analogiques mais grâce à la
complexité possible des CI ce n’est plus un obstacle
• Réciproquement une suite de NOMBRE est converti en un signal ANALOGIQUE 30
NUMERISEUR (DIGITIZEUR/
CAN) N1,N2,N3…
Convertisseur Numérique Analogique
N1,N2,N3…
entrée sortie
sortie entrée
Aperçu d’un « System On Chip » (300 M Tmos)
Analog IP cell
Custom analog glue
Memorie IP cells
Memory interface
Digital part of Device
Memory
ADC DAC PLL DLL
Osc
I/O
DRAM
<200Mbps
~400Mbps, < 100 pins,
High accuracy EPA <100ps
Total I/O < 448
More analog pins, no performance increase
More transistors
Internal F increase
High speed
link
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Comment tester un SOC de 300 M Tmos ?
• La Partie analogiques représente ~qq 10K Tmos – Le DESIGN (conception) est modifié pour donner accès aux signaux électriques
du module analogique (Design For Test) • DFT en général manuel mais pas très complexe
– Par contre les instruments ANALOGIQUES du TESTEUR sont couteux (> 100k$ pour 8 AWG / DIG)
– Une démarche pour réduire la difficulté et les couts consiste à intégré l’instrument dans le CI (BIST = Built In Self Test) mais on en est au balbutiements
• La Partie numérique représente la quasi totalité du CI
– Le test de cette partie est un CHALLENGE permanent – La demande des utilisateurs est des CI sans défaut (panne) au temps ZERO et
dans le temps = QUALITE – Cette QUALITE est atteinte si le test est capable d’activer tous les Tmos du
circuit (couverture de test ou TEST COVERAGE)
– TEST COVERAGE : là est le VRAI CHALLENGE du TEST 32
Le challenge du Test = test numérique
• Le CI est vu depuis le testeur au travers de plots qui véhiculent des signaux électriques représentant des « bit » (signal à 2 niveaux)
• Les testeurs savent fournir et lire ces signaux • La difficulté est de pouvoir accéder à tous les operateurs
numériques internes au CI
– Soit COMMANDER et OBSERVER
– Sans modification du CI (Design For Test) il est quasiment impossible d’accéder à tous les signaux internes
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entrées sorties
Technique DFT pour CI numérique : le SCAN /1
• Le CI NUMERIQUE peut être représenté par un réseau de portes logiques + des points mémoires synchronisés par une/des horloges (AUTOMATE SYNCHRONE)
• Le réseau logique élabore la valeur binaire qui sera stocké dans les points mémoires à chaque coup de l’horloge de synchronisation.
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RÉSEAU LOGIQUE Entrées Dont horloges
sorties
Points mémoires FF / registre
Technique DFT pour CI numérique : le SCAN /2 • En mode TEST on met tous les points mémoires (FF, registre) en SERIE • on obtient un « REGISTRE À DECALAGE » connecté à une entrée et une sortie • On peut alors entrer la nombre binaire souhaité et en même temps lire le nombre
stocké dans ce registre. • Après cette opération on remet le CI en mode « application » , on envoie un coup
d’horloge pour faire avancer l’application et on réitère le mode test…
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RESEAU LOGIQUE entrées sorties
Technique DFT numérique : le BIST • Méthode bien adaptée aux mémoires embarquées • BIST = Built In Self Test
– générateur adresse et donnée – Calcul de SIGNATURE (compression) des données en lecture – Comparaison de la signature obtenue avec la signature
théorique
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MEMOIRE
Ad
ressage
Gén
érat
eur
d’a
dre
sse
Et d
on
née
s
Calcul de signature
(compression)
écriture lecture
Bon / Défaut
CELLULE DE TEST = TESTEUR + PROBER / HANDLER
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ULTRAFLEX monté sur un PROBER SEMIC
ULTRAFLEX
TSK300
Carte à pointes (PROBE CARD) = lien entre le testeur et la plaquette
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Carte à pointe : zone de contact
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Exemple de cartes à pointes
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Manipulation des plaquettes lors du tri EWS
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Exemple de Handler
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Multitest 9510 Pick and Place Multitest 93xx Gravity
agenda
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• Pourquoi faut il tester un Circuit Intégré ?
• Les différentes phases du test
• Réalisation du test
• Quelques notion économiques
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CI
TEST SILIC
IUM
Vue globale
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PLAQUETTETECHOLOGY
nm
DIAMETRE
mmCOUT $
28 300 6000
45 300 4500
CITECHOLOGY
nm
DIMENSION
mm2candidats
rendement
Sibons cout Si $
SOC 1 B 28 43 1608 70% 1126 5,3
SOC 2 28 25 2781 85% 2363 2,5
SOC 1 A 45 100 683 85% 581 7,7
CITT PROBING
STT FT S COT EWS $ COT FT $ COT $
SOC 1 A&B 5 7 0,072 0,132 0,204
SOC 2 3 5 0,043 0,094 0,138
CELLULE DE
TESTTESTEUR K$ PROBER K$
HANDLER
K$
EFFICACITE
Probing %
EFFICACITE
FT %
EWS COUT /
HEURE $
FT COUT /
HEURE $
1300 300 300 85% 65% 52 68
CITECHOLOGY
nm
rendement
Sicout Si $ TT PROBING S TT FT S COT EWS $ COT FT $ COT $ CI cout
SOC 1 A 45 85% 7,7 5 7 0,072 0,132 0,204 7,950
SOC 1 B 28 70% 5,3 3 7 0,072 0,132 0,204 5,534
SOC 2 28 85% 2,5 3 5 0,043 0,094 0,138 2,676
Perspectives : Lois de MOORE • En 1965 Gordon Moore fondateur de INTEL a annoncé un
doublement de la complexité des CI à cout constant – Du Nombre de transistors – De la performance électriques (Fréquences en particulier)
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Les effets de l’accroissement de complexité ?
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PARAMETRE COMMENTAIRES
Cout du Silicium -Devrait baisser jusqu’à 25nm (on y est depuis 2010), au-delà les investissement pour les FONDERIE sont si élevés (15 à 30 MMS) que ce sera un frein à la réduction du cout et un très petit nombre de FONDEUR pourront le faire !!!???
EQUIPEMENT de TEST -Le TESTEUR : plus complexe (instruments analogiques) mais ont bénéficié de la technologie semi conducteur => prix plus bas -Le PROBER : l’amélioration de la précision mécanique a renchérit le cout -LE HANDLER : la réduction du pas des plots (0.3mm) a également nécessité une meilleure mécanique => renchérit le cout -Globalement : test équipement sensiblement moins cher ~1.3M$ / 2M$
Développement du PROGRAMME de TEST
-malgré les outils d’aide (CAO, ATPG…) => très complexe pour atteindre les exigences de l’utilisateur : Couverture de test / recherche des pièces potentiellement défaillantes (outliers)…
~15 Homme x An pour un SOC ! - Malgré la DFT => allongement du temps de test pour atteindre la couverture de test
Exécution du programme de test
-L’allongement du temps de test accroit automatiquement le cout du test (moins de pièces par heure : Unit Per Hour) -Plus il y a des « pattes » plus il y a de mauvais contacts => perte d’efficacité => réduction de UPH => accroissement du cout -Intervention des operateurs => préférence pour les régions à faible cout de main d’œuvre (LOW COST AREA)
Globalement le COUT du CI va augmenter ! TEST de plus en plus complexe et plus cher Indispensable à améliorer les techniques de DTF pour arriver à tester et garantir la Qualité
Merci pour votre attention
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annexe
• Limites de la loi de Moore
• lexique
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La loi de MOORE aurait atteint sa limite en dessous de 25nm ?
• Equipements de plus en plus chers pour descendre en dessous 25nm • Probablement passage en 3D • Uniquement les quelques géants TSMC, INTEL pourront financer ces
nouvelles technologies !
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LEXIQUE
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NOM EXPLICATION
Alu Aluminium = utilisé pour faire les connexions
ATPGAutomatic Test Pattern Generator = à partir d'un modèle de FAUTE et de la description "logique" du circuit , ce
logiciel propose une liste de sequences à appliquer au circuit et fournit le Test Coverage
Bake vieillissement en temperature (cuisson)
Burn In vieillissement en temperature et sous tension en operation
DFT Design For Test = modification du circuit pour le rendre testatble
Digital numerique , booléen, algnèbre binaire (2 chiffres 0 et 1)
Epi couche couche de Silicium epitaxié = on a fait pousser du Si cristalin sur un premier cristal
EWS Electrical Wafer Sort = tri (ou test) des plaquettes
Flash mémoire Flash = mémoire permanente , re inscriptible
Front End usine où est fabriqué le circuit integré = encore Fonderie
FT Final Test = tri (ou test) des circuit en boitier
MCU Micro Controler Unit = µprocesseur + mémoire +…
Porber machine utilisé dans le test permettant d'accéder au plots du circuit avec une carte à pointe
Si Silicium = semi conducteur
Si Poly cristalin Silcium conducteur
wafer plaquette de Silicium
SOC system on chip
SIP system in package
T MOS transistor Metal Oxyde Semi conducteur
AWG arbitrary waveform generator = generateur de signaux electriques
DIG / CAN /ADC digitizer = Convertisseur Analog Numerique = Analog Digital Converter = transform un signal electrique en nombre
DAC / CNA Digital to Analog Converter = Convertisseur Numerique Analog = transform un nombre en un signal analogique