méthodologie de conception de cartes...

1 Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse 2003 -

MMééthodologie de Conceptionthodologie de Conception

de Cartes Rapidesde Cartes Rapides

JeanJean--Michel Sainson CERN ITMichel Sainson CERN IT--PS/EASPS/EAS

(Electronic Applications Support) (Electronic Applications Support)

[email protected]@cern.ch

2

ProgrammeProgramme

ProblProbléématique de Dmatique de Dééveloppement de Cartes Rapidesveloppement de Cartes RapidesSolution BasSolution Baséée sur le Flux de Conception de Circuits e sur le Flux de Conception de Circuits ImprimImpriméés Rapides Cadences Rapides Cadence®®

Partage des Taches Entre Conception & ImplantationPartage des Taches Entre Conception & Implantationde Cartes Rapidesde Cartes RapidesDDéémonstration DDR SDRAM monstration DDR SDRAM

DescriptionDescriptionExploration Capture & Exploration Capture & SetupSetupImplantation du PCB & VImplantation du PCB & VéérificationrificationAnalysesAnalyses

ConclusionConclusionConclusion sur la MConclusion sur la MééthodologiethodologieImpact sur les MImpact sur les Mééthodes de Travail des Laboratoiresthodes de Travail des Laboratoires

AnnexesAnnexesAnnexe 1: Annexe 1: Approvisionnement et VApprovisionnement et Véérification des Modrification des Modèèles IBIS les IBIS Annexe 2: Limitations de la Version 14.2 & Ameliorations FutureAnnexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0)s (15.0)Annexe 3: Sites WEB Cadence & Annexe 3: Sites WEB Cadence & XilinxXilinxAnnexe 4: First Switch Final Settle Delay Measurements PointsAnnexe 4: First Switch Final Settle Delay Measurements Points

Méthodologie de Conception de Cartes Rapides - Programme -


ProblProbléématique de Dmatique de Dééveloppementveloppement


4

Exemple de Carte Rapide Pour Exemple de Carte Rapide Pour LHCbLHCb

2 x 4 GIGABIT MEDIA INDEPENDENT INTEFACE UNITS (GMII)(4 GIGABIT ETHERNET)

Full Duplex 8 bit data Bus 125 MHz ClockLVTTL (tr, tf = 400ps min)

DATA-ALIGNED SYNCHRONOUS LINKS (DASL)2 x 8 EIA/JEDEC JESD8-6 standard

channel for differential HSTL (tr, tf = 300ps min)

(Up to 625 Mbps per channel)

Carte Mezzanine Processeur de RCarte Mezzanine Processeur de Rééseau NP4GS3seau NP4GS3La rapidité des technologies de cette carte (tr, tf < 500ps min) rendent critique l’intégrité des signaux et/ou le timing d’un grand nombre de lignes

A B C D

NP4GS3

2x8Mx16DDR

(D0)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDR

PARITY

(D6)

2x8Mx16DDRDATA(DS1)

2x8Mx16DDRDATA(DS0)

2x8Mx16PARITY

(D4)

8Mx16DDR

(D1)

8Mx16DDR

(D2)

8Mx16DDR

(D3)

2x512kx18

SRAM

(LU)

512kx18SRAM

(SCH)

PCI32bits

33/66MHz

DASLA & B

DRAM Control

DRAM Control

DRAM Data

DRAM Control

DRAM Data

JTAG

3.3V

1.8V

2.5V

53.3 MHZ

125 MHZ

1088-Pin (CCGA) Package

Fine Pitch 1.27 mm 815 I/O

Double Data Rate SDRAM INTERFACEJEDS8-9A SSTL2 Standard

Stub Series Terminated Logic for 2.5V(tr, tf = 500ps min)

CLK 133 MHZ

14 layers± 10%

Controlled ImpedanceBoard

DMUs

Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

5

CaractCaractéérisation risation des Cartes Numdes Cartes Numéériques Rapidesriques Rapides

Contraintes des Cartes NumContraintes des Cartes Numéériques Rapidesriques RapidesFamilles logiques à front de commutation rapides comparativement aux longueurs des lignes Contrôle du nombre de ViaLignes simple ou différentielle à impédance contrôléeDiaphonieObligation d’adapter (thévenin, série, rc, etc..)Maîtrise des temps de propagation maximum et minimumContrôle des temps de propagation relatifsLongueur totale des gravures "etch"Boîtiers à très haute densité de brochesPrise en compte de l’influence des boîtiers et des connecteursRespect des temps de "setup & hold"Les Nets ont Souvent des Contraintes MultiplesGrand pourcentage de NETS contraints

Le Grand Pourcentage de NETS Contraints est SLe Grand Pourcentage de NETS Contraints est Sûûrement ce rement ce qui Caractqui Caractéérise le Plus une Carte Rapiderise le Plus une Carte Rapide

La Prise en Compte des ces Besoins par le Flux de Conception La Prise en Compte des ces Besoins par le Flux de Conception est Maintenant Proposest Maintenant Proposéée par Diffe par Difféérents rents EditeursEditeurs de CAOde CAO

Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -


Solution BasSolution Baséée sur le Flux dee sur le Flux de

Conception de Circuits Conception de Circuits

ImprimImpriméés Rapides de Cadences Rapides de Cadence®®

7

BasBaséé sur la Nouvelle Application sur la Nouvelle Application ""ConstraintConstraint ManagerManager"" FFééddéérantrantSignal Explorer-Expert (SigXplorer) outil d’exploration de topologies physiquesConcept-HDL outil de capture de schémas logiquesSPECCTRAQuest SI Expert (SPECCTRAQuest) plat-forme d’analyse d’intégritédes signaux pre et post layoutALLEGRO-Expert (ALLEGRO) outil de placement routage interactif SPECCTRA routeur automatique optionnel

SigXplorer

Concept-HDL SPECCTRAQuest Allegro

SigXplorer SigXplorer

Constraint Manager

SigXplorer

Flux de Conception de PCB Rapides

Exploration Capture SetupImplantation

& Vérification

SPECCTRA

SPECCTRAQuest

SigXplorer

Analyses

Constraint Manager

Flux de Conception de Circuits Flux de Conception de Circuits ImprimImpriméés Rapides Cadences Rapides Cadence®® PSD 14.2PSD 14.2

Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

8

Capture et Simulation dCapture et Simulation d’’une Topologie une Topologie SigXplorerSigXplorer de BUS Multipoints de BUS Multipoints

Exploration: Exploration: SigXplorerSigXplorer (Exemple 1)(Exemple 1)


Modèles IBIS

Lignes de transmission

55 Ω

Dérivationcontrôlées"T Points"

Simulation du BUS Multipoints

9

Capture et Simulation ParamCapture et Simulation Paraméétriques dtriques d’’une une Topologie dTopologie d’’Adaptation SAdaptation Séérie rie



Tableau de résultats de simulations paramétriques

RRéésultats de Simulations sultats de Simulations Traduit en Contraintes Traduit en Contraintes AssociAssociéées es àà la Topologiela Topologie

Variation paramétrique des longueurs de

lignes (3 simulations)

10

Capture et Simulation Capture et Simulation «« HH--SpiceSpice »» dd’’une Topologie une Topologie MultiMulti--GigabitGigabit FPGA XILINX FPGA XILINX VirtexVirtex II II Le progiciel Xilinx "Rocket I/O™ SPECCTRAQuest High-Speed Design Kit" est dédié à l’implantation physique de la technologie Virtex-II Pro™ 3.125Gbs MGT de cette compagnieLes analyses préalables faites sous SigXplorer permettent d’évaluer les effets de l’ensemble des constituants de l’interconnexion Gigabit: préaccentuation, boîtiers, pistes différentielles, vias couplés, connecteurs, non appairage des pistes "skew", etc..



Ex: Eye Diagramavec ou sans préaccentuation

11

Placement DirigPlacement Dirigéé par les Contraintes par les Contraintes «« ConstraintsConstraints DrivenDriven PlacementPlacement »»

Implantation:Implantation:ConstraintConstraint Manager // Manager // AllegroAllegro--ExpertExpert (CM2AE)(CM2AE)


Violation de contrainte de placement d’une adaptation série.La longueur maximum permise de 800MIL entre l’émetteur et l’entrée de l’adaptation série est de 1340 MIL

12

Routage DirigRoutage Dirigéé par les Contraintes par les Contraintes «« ConstraintsConstraints DrivenDriven RoutingRouting »»

Implantation:Implantation:ConstraintConstraint Manager // (Manager // (AllegroAllegro--ExpertExpert+SPECCTRA)+SPECCTRA)


Respect de longueurs maximum(3250 MIL) de 4 lignes (ADDR0-ADDR3) d’un BUS Multipoint


Partage des Taches Partage des Taches

Entre Entre

Conception & Implantation Conception & Implantation


14

Phases de ConceptionPhases de Conception

Exploration et Analyses de Topologies avec SigXplorerCapture du Schéma sous Concept-HDL et des Contraintes associéesavec Constraint Manager connecté à Concept-HDL (CM2C)Setup de la Carte sous SPECCTRAQuest et des Contraintes Associéesavec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ)Analyses Finales Après Implantation de la Carte avec Constraint Manager Connecté àSPECCTRAQuest (CM2SQ)Les phases d’Exploration sous SigXplorer, ainsi que celle d’analyses sous SPECCTRAQuest sont optionnelles, dépendantes de la méthode de conception utilisée; voir transparent No 18 (Principales Méthodes de Conception)

Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

SigXplorer



Constraint Manager

SigXplorer

Exploration Capture Setupde la Carte

SPECCTRA

SPECCTRAQuest

SigXplorer

Constraint Manager

PCB

SigXplorer



Constraint Manager

SigXplorer

Exploration Capture Setupde la Carte&

Vérification

SPECCTRA

SPECCTRAQuest

SigXplorer

Analyses

Constraint Manager

ImplantationConception Conception

15

Phases dPhases d’’Implantation du PCBImplantation du PCB

Placement / Routage puis Vérification du Circuit Imprimé Contraint avec Allegro-Expert et Constraint Manager Connecté à Allegro-Expert (CM2AE)Routage Automatique sous Contraintes Optionnel avec SPECCTRA


16

Taches de ConceptionTaches de Conception

A capture du schémaB capture de contraintes génériques (ECSets)B1 déclaration des librairies IBIS & développement

de topologies contraintesC exportation vers la base de données

physique ALLEGRO

D setup de la base de donnéesphysique (empilement, alimentation, etc..)

D1 assignement des modèles IBIS sur la carte

E association des contraintes génériques(ECSets) aux Net physiques

F vérification du respect des contraintesaprès implantation

G analyse (simulation) des parties critiquesaprès implantation

Description Logique Description Physique


17

.. vérification de l’ensemble des Setup de base ALLEGRO-Expert et des contraintes CM2AE

placement et routage interactif sous contraintes avec CM2AE // ALLEGRO-Expert ouautomatique avec CM2AE // (ALLEGRO-Expert + SPECCTRA)

Taches dTaches d’’Implantation du PCBImplantation du PCB

Conception

SPECCTRA(OPTION)

SPECCTRAQuestExpert

orALLEGRO-Expert

(.BRD)(.BRD)Constrained

BoardDatabase

High Speed Layout

Constraint ManagerConnected to

ALLEGRO ( CM2A )

PhysicalNETs

ECSets

De / vers


La fiabilité et l’exhaustivité du Setupde la base de données (empilement, alimentations, etc..) est capital pour le bon fonctionnement du ConstraintManager qui, si ce n’est pas le cas, peut avoir un fonctionnement erroné.

18

Principales MPrincipales Mééthodes de Conceptionthodes de Conception

MMééthodes de Conceptionthodes de Conception ButBut

VVéérificationrification& Analyses & Analyses

dd’’IntIntéégritgritéé des des Signaux ou de Signaux ou de

Timing Timing

Besoin de Besoin de ModModèèle IBISle IBIS

11BasBaséée sur des Re sur des Rèèglesgles Non

OuiOui

OuiOui

OuiOui

22BasBaséée sur des Re sur des Rèègles gles avec Simulations PCBavec Simulations PCB

33DDééveloppement de Contraintesveloppement de Contraintes

44DDééveloppement de Contraintesveloppement de Contraintes

Avec Simulations PCBAvec Simulations PCB

Implantation des rImplantation des rèègles de gles de layoutlayout fournies par le fabricant fournies par le fabricant de lde l’’ICIC

NonNon

Implantation des rImplantation des rèègles de gles de layoutlayout fournies par le fabricant fournies par le fabricant de lde l’’ICICSuivi Suivi dd’’une phase de une phase de vvéérification & analysesrification & analyses de la de la carte aprcarte aprèès implantations implantation

OuiOui

DDééveloppement veloppement de ses de ses propres rpropres rèègles de gles de layoutlayout,,aucune directive provenant du aucune directive provenant du fabricant de lfabricant de l’’IC IC

NonNon

DDééveloppement veloppement de ses de ses propres rpropres rèègles de gles de layoutlayout, , aucune directive provenant du aucune directive provenant du fabricant de lfabricant de l’’ICICSuiviSuivi dd’’une phase de une phase de vvéérification & analysesrification & analyses de la de la carte aprcarte aprèès implantations implantation

OuiOui



DDéémonstration DDR SDRAM monstration DDR SDRAM

(Description)(Description)

20

Objet de la DObjet de la DéémonstrationmonstrationPlacer et Router sur une Carte Mezzanine un Sous Ensemble dPlacer et Router sur une Carte Mezzanine un Sous Ensemble d’’Interface DDR Interface DDR SDRAM (D6) en Utilisant les Directives dSDRAM (D6) en Utilisant les Directives d’’Implantation Physique DImplantation Physique Déélivrlivréées par le es par le Constructeur du Processeur de RConstructeur du Processeur de Rééseau NP4GS3seau NP4GS3

A B C D

NP4GS3

2x8Mx16DDR

(D0)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDRDATA

(D6)

2x32Mx4DDR

PARITY

(D6)

2x8Mx16DDRDATA(DS1)

2x8Mx16DDRDATA(DS0)

2x8Mx16PARITY

(D4)

8Mx16DDR

(D1)

8Mx16DDR

(D2)

8Mx16DDR

(D3)

2x512kx18

SRAM

(LU)

512kx18SRAM

(SCH)

DMUs

PCI32bits

33/66MHz

DASLA & B

DRAM Control

DRAM Control

DRAM Data

DRAM Control

DRAM Data

JTAG

3.3V

1.8V

2.5V

53.3 MHZ

125 MHZ

64 MB DDR SDRAM6 Samsung (32X4) K4H280438C-TCA2I/O technologies Stub series Terminated Logic 2.5V (SSTL2) & CMOS66 pins TSOP II Package

D6 INTERFACE ARCHITECTURE18 bits DATA BUS13 bits ADDRESS BUSDifferential ClockClock Cycle 133 MHZDouble-data rate architecture; two transfers per clock cycleI/O technologies Stub series Terminated Logic 2.5V (SSTL2)& CMOS

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

21

Directives du Fabricant dDirectives du Fabricant d’’IC (1/2) IC (1/2) RRèèglesgles CNTRL_ADDRCNTRL_ADDR

Circuit équivalent d’adaptation des lignes multidrop CNTRL & ADDR = 50 ΩEmpilement à impédance contrôllée de la carte = 55 Ω ± 10 %Distance maximum entre le NP4GS3 et la SDRAM la plus éloignée ne doit pas dépasser 3.25 inchesLes dérivations (stub) vers les broches SDRAM ne doivent pas être supérieure à 0.25 inches

NP4GS3

100 Ohms

2.5V

100 Ohms

100 Ohms

2.5V

100 Ohms100 Ohms

2.5V

100 Ohms

100 Ohms

2.5V

100 Ohms

13 ADDRESS LINES

10 CONTROL LINES

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

DDR SDRAM(32M x 4)

SAMSUNGK4H280438C

Adaptation Thévenin 50 Ω

Zo = 55 Ω ± 10%

L ≤ 3.25 inches

Stub ≤ 0.25 inches


22

RRèèglesgles DA_DQSDA_DQSToutes les lignes DATA et DQS doivent être adaptées avec une résistance série de 22-29 Ω éloignéeau maximum de 1 inch du NP4GS3 La partie adjacente au NP4GS3 ne doit pas représenter plus de 25 % de la longueur totaleLa longeur L de chaque bus DATA ou strobe DQS associé doit etre comprise entre 1 inch ≤ L ≤ 3.25 inchesChaque ensemble de 4 lignes DATAx doit avoir un glissement "skew" de ± 70 ps par rapport au strobe associé DQSx. Des simulations IBIS sont recommandées pour vérifier ce timing

Directives du Fabricant dDirectives du Fabricant d’’IC (2/2)IC (2/2)

≤ 1 inch

1 inch ≤ L ≤ 3.25 inches

DQS (Vs) 4 DATA skew

± 70 ps NP4GS3

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

DDRSDRAM

(32M x 4)

SAMSUNGK4H280438C

4 DATA LINES

DQS022-29Ohms

4 DATA LINES

DQS122-29Ohms

1 DATA LINES

DQS5

DQS222-29Ohms

4 DATA LINES

DQS322-29Ohms

1 DATA LINES

DQS422-29Ohms

22-29Ohms

4 DATA LINES

Zo = 55 Ω ± 10%


23

Taches de ConceptionTaches de Conception

A Concept-HDL: capture du schémaB CM2C: capture des ECSets CNTRL_ADD B1 SigXp: déclaration des libraries Ibis (Dml)

(DDR SDRAM & NP4GS3) préalable à la capture de la topologie DA_DQS (XNet)

B2 SigXp: capture de la topologie contrainteDA_DQS

B3 Concept-HDL : importation de la topologiecontrainte DA_DQS de SigXp

Exploration

(.TOP)

SigXplorer

ConstrainedTopologies

Concept-HDL

ConstrainedSchematic

CaptureDesign Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

Layout DTB Setup

Constraint ManagerConnected

toSPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

A

B2

C D

E F

De / Vers

Implantation

G

D1

Avant Implantation

Après Implantation

B

ExplorationExploration

(.TOP)

SigXplorer

ConstrainedTopologies (.TOP)(.TOP)

SigXplorer

ConstrainedTopologies

Concept-HDL

ConstrainedSchematic

CaptureDesign Sync

Export Phys

Import Phys.

Design Sync

Export Phys

Import Phys.

SPECCTRAQuest

(.BRD)Constrained

BoardDatabase

SPECCTRAQuest


BoardDatabase

Layout DTB Setup


toSPECCTRAQuest

PhysicalNETs

ECSets


to Concept-HDL

ECSets

A

C D

E F

G

D1

B

C Concept-HDL: exportation vers la base de données physique (Packager-XL +NETREV)

D SPECCTRAQuest-Expert: Setup de la base de données; cross section, identification nets DC, Autosetup des modèles discrets (R, L, C)

D1 SPECCTRAQuest-Expert: Assignation des modèles Ibis: (6 x DDR SDRAM & 1 x NP4GS3)

E CM2SQ:CNTRL_ADD & DA_DQS: Association des contraintes ECSets aux NETs physiques

F CM2SQ:Vérification non violation après implantation

G CM2SQ:Simulation skew ± 70 ps bus DATAx & DQSxaprès implantation

B3

B1


24

Taches dTaches d’’Implantation du Circuit ImprimImplantation du Circuit Impriméé

+ + + vérification de la conformité du Setup avec ALLEGRO-Expert et/ou SPECCTRAQuest-Expert- Empilement de la carte (résultats plus précis avec SPECCTRAQuest)- Identification des nets DC- Autosetup des modèles discrets (R, L, C)- Assignation des modèles Ibis composants actifs (6 x DDR SDRAM & 1 x NP4GS3)

vérification de l’association des ECSets aux NETs physiques depuis CM2AEplacement et routage automatique sous contraintes avec CM2AE // (ALLEGRO-Expert + SPECCTRA)


Conception

SPECCTRA(OPTION)

SPECCTRAQuestExpert

orALLEGRO-Expert


BoardDatabase

High Speed Layout

Constraint ManagerConnected to

ALLEGRO ( CM2A )

PhysicalNETs

ECSets

De / vers


DDéémonstration DDR SDRAMmonstration DDR SDRAM

(Exploration Capture & (Exploration Capture & SetupSetup))

26

[ Tache A ] Capture du Sch[ Tache A ] Capture du Schééma ma ConceptConcept--HDLHDL

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

27

[ [ TacheTache B1 ]B1 ] Declaration des Libraries Ibis Declaration des Libraries Ibis DepuisDepuis SigXpSigXp

np4gs3b.dml (ou ibis) librairie fournie par le fabricant de l’IC

28h4088a.dml(ou ibis) librairie provenant du siteWEB SAMSUNG

DDééclaration des Librairies Depuis SigXp ( claration des Librairies Depuis SigXp ( PrPrééalable alable àà la Capture Topologie DA_DQS )la Capture Topologie DA_DQS )


Ces deux cellules I/O seront utilisées pour développer la

topologie contrainte DA_DQS

28

ECSets CNTRL_ADD & DA_DQSECSets CNTRL_ADD & DA_DQS

ECSet: Wiring Worksheet

ECSet: Impedance Worksheet

ECSet: Min/Max Propagation DelaysWorksheet

ECSet: Relative Propagation DelayWorksheet

[ [ TachesTaches B + B3 ] B + B3 ] Vue dVue d’’Ensemble des Ensemble des ECSetsECSetsDepuis Depuis ConceptConcept--HDLHDL


29

Carte Mezzanine Cible Carte Mezzanine Cible ààImpImpéédance Contrôldance Contrôlééee

6 couches 55 Ohms ± 10 %Empilement dépendant du procédé de fabrication de la carteUn minimum de structuresmicrostrip et stripline typiques doivent tout d’abord être définiesSi nécessaire pour le routage, des couches internes striplinesupplémentaires pourront être ajoutées plus tard pendant la phase d’implantation

Cadence® High-Speed PCB Design Flow - Basic Layout Data Base Setup -

[ [ TacheTache C ] C ] Exportation Vers la Base de Exportation Vers la Base de DonnDonnéées Physiquees Physique

Les impédances des structures microstrip et stripline sont calculées en temps réel par le Field Solver interne à SPECCTRAQuest.Chaque changement de paramètre de l’empilement (largeur de ligne, etc..) peut être evalué pour trouver une combinaison optimum de l’empilement

30

Vue Globale des Association Vue Globale des Association ImpImpéédancedanceaux Net Physiques de la Carteaux Net Physiques de la Carte

Colonnesd’objets

ECSetréférencés

Contrainte générique (ECSets)

Contraintes d’impédance associées aux NET physiques

de la mezzanine

[[TacheTache E ] E ] Association des Contraintes Association des Contraintes ECSetECSetaux Net Physiques (1/4)aux Net Physiques (1/4)


31

Pin Pair DATA0

ECSet CNTRL_ADDR

ECSet DA_DQS

Vue Globale des Associations Vue Globale des Associations Min/Max Min/Max PropProp DelayDelayaux Net Physiques de la Carteaux Net Physiques de la Carte

Contraintes longueur Min/Max

associées aux NET physiques dela mezzanine



32

ECSet CNTRL_ADDR

ECSet DA_DQS

Vue Globale des Association des Vue Globale des Association des wiringwiringaux Net Physiques de la Carteaux Net Physiques de la Carte

Contraintes wiringassociées aux NET

physiques de la mezzanine



33

Pin Pair de référence target

(DQS0)

Sélection de latarget DQSO

Vue Globale des Associations Vue Globale des Associations MachedMached Group 1 (M1)Group 1 (M1)aux Net Physiques de la Carteaux Net Physiques de la Carte

Objet Match Group (M1) crée automatiquement durant l’association

DA_DQS

5 objets membres duMatch Group M1





(Implantation du PCB)(Implantation du PCB)

35

Constraint Manager // (AllegroConstraint Manager // (Allegro--Expert + SPECCTRA) Expert + SPECCTRA) (CM2AE) (CM2AE) ououConstraint Constraint ManangerMananger // (// (SPECCTRAQuestSPECCTRAQuest--Expert + SPECCTRA) Expert + SPECCTRA) (CM2SQ)(CM2SQ)

Violation du temps de propagation maximum après placement de IC5

[Implantation] Placement [Implantation] Placement SousSous ContraintesContraintes

Control de violation interactif. Deux possibilités:

Electrical DRC marker (noeud papillon) Couleurs et valeurs de CM2AE

CM2AEWorksheet: Min/Max Propagation Delays

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

36

La résistance d’adaptation série R6 de la ligne DQS0 est trop éloignée de l’émetteur du NP4GS3.

CM2AEWorksheet: Min/Max Propagation Delays


Constraint Manager // (AllegroConstraint Manager // (Allegro--Expert + SPECCTRA) Expert + SPECCTRA) (CM2AE) (CM2AE) ououConstraint Constraint ManangerMananger // (// (SPECCTRAQuestSPECCTRAQuest--Expert + SPECCTRA) Expert + SPECCTRA) (CM2SQ)(CM2SQ)

Violation du temps de propagation maximum après placement de l’adaptation série R6 (DQS0)

[Implantation] Placement [Implantation] Placement SousSous ContraintesContraintes

37

Longueur des stub après routage

CM2AEWorksheet: Wiring


Constraint Manager // (ALLEGROConstraint Manager // (ALLEGRO--Expert (CM2AE) + SPECCTRA) Expert (CM2AE) + SPECCTRA) (CM2AE) (CM2AE) ououConstraint Manager // (Constraint Manager // (SPECCTRAQuestSPECCTRAQuest--Expert + SPECCTRA) Expert + SPECCTRA) (CM2SQ)(CM2SQ)

Routage ALLEGRO/SPECCTRA automatique d’une topologie daisy-chain contrainte avec des stub de longueur max 250 mils

[Implantation] Routage Sous Contraintes[Implantation] Routage Sous Contraintes

38

CM2AEWorksheet: Relative Propagation DelayMatch Group (DA_DQS_M1)

Worst case # 8 ps

Constraint Manager // (ALLEGROConstraint Manager // (ALLEGRO--Expert + SPECCTRA) Expert + SPECCTRA) (CM2AE) (CM2AE) ououConstraint Manager // (Constraint Manager // (SPECCTRAQuestSPECCTRAQuest--Expert + SPECCTRA) Expert + SPECCTRA) (CM2SQ)(CM2SQ)

Contraintes multiples sur le Mached Group M1 automatiquement prises en compte par le duoALLEGRO/SPECCTRA


[Implantation] Routage Sous Contraintes[Implantation] Routage Sous Contraintes



(V(Véérification & Analyses)rification & Analyses)

40

[[TacheTache F] F] VVéérificationrification de Non Violation de Non Violation AvantAvant Fabrication Fabrication dudu PCBPCB

SousSous--ensemble DDR SDRAM (D6) ensemble DDR SDRAM (D6) PartiellementPartiellement PlacPlacéé & & RoutRoutéé ::Composants placés sur les deux facesLignes routées ADD et DATA + DQS0

Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

Aucune violation(Pas de DRC Marker)

41

CM2SQ: Exemple de Violation de Contrainte CM2SQ: Exemple de Violation de Contrainte

Violation de longueurlength max ligne

DQS0

[Tache F] V[Tache F] Véérification de Non Violation rification de Non Violation Avant Fabrication du PCBAvant Fabrication du PCB


42

Longueur de Stub≤ 250 mils

TopologieDaisy Chain

ADDR1

[Tache F] Extraction / V[Tache F] Extraction / Véérification de Topologierification de TopologieTopologieTopologie SigXplorerSigXplorer ligneligne BUS BUS DaisyDaisy--Chain Chain ADDR1ADDR1


43

Simulations Simulations Min Min FirstFirst SwitchSwitchVoir Annexe 4: points de mesure Min FirstSwitch Delay

[Tache F] Simulation du [Tache F] Simulation du SkewSkew 1/21/2

Simulations Simulations Max Final SettleMax Final SettleVoir Annexe 4: points de mesure Final Settle Delay


44

ΔΔ maxmax Min First Switch Max Final SettleMin First Switch Max Final Settle

Min First SwitchMin First Switch Max Final SettleMax Final Settle

RiseRise FallFall RiseRise FallFallDATA0DATA0 1383 1383 psps 1323 1323 psps 1558 1558 psps 1492 1492 psps

DATA1DATA1 1397 1397 psps 1336 1336 psps 1571 1571 psps 1505 1505 pspsDATA2DATA2 1373 1373 psps 1313 1313 psps 1538 1538 psps 1472 1472 psps

DATA3DATA3 1418 1418 psps 1356 1356 psps 1615 1615 psps 1547 1547 psps

DQS0DQS0 1376 1376 psps 1316 1316 psps 1543 1543 psps 1478 1478 psps

+ + ΔΔ max max = DATA(X) max = DATA(X) max –– DQS0DQS0

+ 42 + 42 psps + 40 ps+ 40 ps + 72 ps + 69 ps+ 69 ps

-- ΔΔ max max = DATA (X) min = DATA (X) min –– DQS0DQS0

-- 3 ps3 ps -- 3 ps3 ps -- 5 ps5 ps -- 6 ps6 ps

2 ps au dessus des directives du fabricant

CONCLUSIONCONCLUSIONLL’’implantation satisfait les implantation satisfait les directives du fabricant ddirectives du fabricant d’’IC IC

[Tache F] Calcul du [Tache F] Calcul du SkewSkew 2/22/2



ConclusionConclusion

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Conclusion sur la MConclusion sur la Mééthodologiethodologie

Le flux de conception de circuits imprimés rapides PSD 14.2 de Cadence basé sur leConstraint Manager assure de manière intégrée la création, la gestion ainsi que la validation des intentions du concepteur Le flux est guidé par les directives du constructeur d’IC ou par les propres règles de layout du concepteurSur l’exemple DDR SDRAM nous avons démontré que le flux est capable de traiter de manière automatique des lignes aux contraintes multiples La prise en compte des contraintes d’amont en aval de la conception augmentent les chances d’obtenir un prototype correct par constructionLes simulations paramétriques de la technologie du circuit imprimé et du silicium permettent de définir le domaine de bon fonctionnement en productionL’expérience que nous avons de la version PSD14.2 prouve qu’elle est maintenant suffisamment stableDes versions antérieures alors que le Contraint Manager n’existait pas ont été utiliséesavec succès au Cern et par certains instituts IN2P3Voir site Intranet Cern http://cern.ch/support-specctraquest

Méthodologie de Conception de Cartes Rapides - Conclusion -

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Impact sur les MImpact sur les Mééthodes de Travail des thodes de Travail des LaboratoiresLaboratoires

Pourquoi Introduire Cette Nouvelle MPourquoi Introduire Cette Nouvelle Mééthode de Travaille dans les Laboratoires IN2P3 ?thode de Travaille dans les Laboratoires IN2P3 ?Un minimum d’analyse des circuits imprimés, garantie de bon fonctionnement des systèmes d’électronique numérique actuels, devient incontournableCette méthode est particulièrement adaptée aux développements de cartes rapides ayant un grand nombre de lignes rapides ou des canaux gigabit L’aspect formel de la méthode ne doit pas vous dissuader à l’aborder de manière plus souple et directe. Par exemple, les phases d’exploration avec SiXplorer ou de vérification avec SPECCTRAQuest, peuvent être abordées de manière autonomeSe poser des questions, paramétrer, analyser, simuler, aura forcément des retombéespositives sur la qualité de vos cartes rapides

A qui est elle destinA qui est elle destinéée ?e ?Les phases de conception sont naturellement de la responsabilité des développeurs de cartes numériquesAlors que la phase d’implantation reviendrait plutôt aux experts implanteur de circuits imprimés

Comment ?Comment ?Vérifier que les bibliothèques Cadence supportent correctement les attributs spécifiquesà l’analyse SICommencer simplement pour se familiariser avec les nouveaux concepts d’analyse SISe former à l’extérieur et/ou monter des formations spécifiquesIl serait bien d’avoir au moins une personne spécialisée capable de donner conseils et support de base dans chaque laboratoire

Méthodologie de Conception de Cartes Rapides - Conclusion -


AnnexesAnnexes

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Annexe 1: Approvisionnement et VAnnexe 1: Approvisionnement et Véérification rification des Moddes Modèèles IBIS les IBIS

Model Integrity

1) automatic IBIS syntax check 2) IBIS to DML translation 3) automatic DML syntax check

IBIS FileFrom Manufacturer

NETWORK PROCESSOR”NP4GS3.ibs”

IBIS FileDowloaded From SAMSUNG WEB Site

128M DDR SDRAM 66 Pins TSOP”28H4088A.ibs”

SigXplorer

Recommended Electrical Checking: - Basic simulation of I/O CELLS - Driver/Receiver simulation on same technology (without transmission line) - static and dynamics characteristics check Vs Data Sheets

DML File “NP4GS3.dml” Loaded inCustom Local Lib Directory

root_design_name/physical/loc_lib/

DML File “28H4088A.dml” Loaded inCustom Local Lib Directory

root_design_name/physical/loc_lib/

ApprovisionnementModèles IBIS

Vérification syntaxes

IBIS puis DML

Vérificationde base de la précision des

modèles

Méthodologie de Conception de Cartes Rapides - Annexes -

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Annexe 2: Limitations de la Version 14.2 &Annexe 2: Limitations de la Version 14.2 &Ameliorations Futures (15.0) Ameliorations Futures (15.0)

Limitations sur CM2C (PE 14.2)Limitations sur CM2C (PE 14.2)Ne sait pas traiter les objets Pin Pairs, XNets ainsi que les Paires DifférentiellesLa version 15.0 annoncée pour l’automne 2003 les supportera

Limitations sur CM2SQ (PE 14.2)Limitations sur CM2SQ (PE 14.2)Ne supporte pas les Paires DifférentiellesLa version 15.0 annoncée pour l’automne 2003 les supporteraDes problèmes de mises à jour des résultats de contraintes simulées subsistent

Version PE 15.0; AmVersion PE 15.0; Amééliorations Apportliorations Apportéées Dans le Support de Lignes Diffes Dans le Support de Lignes Difféérentielles rentielles Possibilité de définir un ensemble complet de règles différentielles d’amont en aval du flux,permettant un placement routage dirigé par contraintesUn couple de lignes différentielles est considéré comme une entité permettant un routage interactif guidé en temps réel par une bannière donnant des informations de phase délai et via patternsPossibilité de paramétrer le mode commun et d’estimer l’influence des boîtiers "die pads"


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Annexe 3: Sites WEB Cadence & Annexe 3: Sites WEB Cadence & XilinxXilinx

http://http://www.specctraquest.comwww.specctraquest.comSite de référence des concepteurs de cartes rapides sous CadenceTrès riche en conseils, FAQ, notes d’applications, "white papers" , presentations, forums, séminaires, formation en ligne "webinar", etc..Parfaitement maintenu par Cadence

http://http://www.specctra.comwww.specctra.comSite de référence des implanteurs de cartes rapides sous CadenceFait dans le même esprit que le site SPECCTRAQuest

http://http://www.xilinx.comwww.xilinx.com//iseise/alliance//alliance/rocketio_kit.htmrocketio_kit.htmPour le téléchargement du progiciel Xilinx "SPECCTRAQuest High-SpeedDesign Kit" dédié à l’implantation physique de la technologie 3GIO (3,125 Gbps) Rocket I/O™ de cette compagnieProduit Xilinx développé en collaboration avec Cadence L’idée du KIT est d’évaluer de manière simple fiable et rapide le comportement de la technologie milti-gigabit Xilinx avant fabrication du circuit imprimé. En fait pour la version 14.2 la phase d’exploration est la seule qui soit actuellement complètement supportée. La version 15.0 devrait combler les limitations des lignes différentielles


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Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas)

First Switch DelayFirst Switch DelayIs the time to reach the first threshold voltage encountered minus theBuffer Delay for the driver:- First Switch (rising) = time to reach Vil - buffer delay- First Switch (falling) = time to reach Vih - buffer delay

Annexe 4: First Switch Delay Annexe 4: First Switch Delay Measurements PointsMeasurements Points


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Annexe 4: Final Settle Delay Annexe 4: Final Settle Delay Measurements PointsMeasurements Points

Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas)

Final Settle DelayFinal Settle DelayIs the time to reach the second threshold voltage encountered and stay above or below it, minus the Buffer Delay for the driver:- Final Settle Delay (rising) = time to reach Vih - rising buffer delay- Final Settle Delay (falling) = time to reach Vil - falling buffer delay


Méthodologie de Conception� �de Cartes RapidesProgrammeProblématique de Développement� �de Cartes RapidesExemple de Carte Rapide Pour LHCbCaractérisation �des Cartes Numériques RapidesSolution Basée sur le Flux de�� Conception de Circuits ��Imprimés Rapides de Cadence®�Flux de Conception de Circuits �Imprimés Rapides Cadence® PSD 14.2Exploration: SigXplorer (Exemple 1)Exploration: SigXplorer (Exemple 2)Exploration: SigXplorer (Exemple 3)Implantation:�Constraint Manager // Allegro-Expert (CM2AE) Implantation:�Constraint Manager // (Allegro-Expert+SPECCTRA)Partage des Taches ��Entre ��Conception & Implantation ��de Cartes RapidesPhases de ConceptionPhases d’Implantation du PCBTaches de ConceptionTaches d’Implantation du PCBPrincipales Méthodes de ConceptionDémonstration DDR SDRAM ��(Description)Objet de la DémonstrationDirectives du Fabricant d’IC (1/2) Directives du Fabricant d’IC (2/2)Taches de Conception Taches d’Implantation du Circuit Imprimé Démonstration DDR SDRAM� �(Exploration Capture & Setup)�[ Tache C ] Exportation Vers la Base de � Données Physique[Tache E ] Association des Contraintes ECSet� aux Net Physiques (1/4)[Tache E ] Association des Contraintes ECSet� aux Net Physiques (2/4)[Tache E ] Association des Contraintes ECSet� aux Net Physiques (3/4)[Tache E ] Association des Contraintes ECSet� aux Net Physiques (4/4)Démonstration DDR SDRAM��(Implantation du PCB)��[Implantation] Placement Sous Contraintes[Implantation] Placement Sous Contraintes[Implantation] Routage Sous Contraintes[Implantation] Routage Sous ContraintesDémonstration DDR SDRAM� �(Vérification & Analyses)[Tache F] Vérification de Non Violation � Avant Fabrication du PCB ConclusionAnnexesAnnexe 1: Approvisionnement et Vérification � des Modèles IBIS Annexe 2: Limitations de la Version 14.2 &� Ameliorations Futures (15.0) Annexe 3: Sites WEB Cadence & Xilinx Annexe 4: First Switch Delay � Measurements PointsAnnexe 4: Final Settle Delay � Measurements Points

méthodologie de conception de cartes...

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