LAr upgrade Phase 2

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+ Carte calib.

R&D pour future carte sFEB

• Projets de conception chips par LAL (Omega) encore en maturation:– Preamp bas bruit– Asic numérique avec Saclay et peut etre CERN.

• Conception ADC 14-16 bits/40MSPS– Thèse débutée en 2012 au LPSC.– Schéma Flash/SAR. Réflexion intégration dans chip plus complexe (gain

selector/serializer).– Prolongement expertise ADC 12bits développé pour Phase 1.– Premier prototype en production à l’automne 2014 (voir demande

budget LPSC).

2

R&D carte calibration

• Partage des taches agréé au moment du CS IN2P3:– LAPP : carte mère– LAL : partie analogique– LPSC : DAC

• Pas de travail récent là-dessus. Aucune demande attendue pour 2014.

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R&D cartes sROD

• Prolongation naturelle du R&D phase 1 (ATCA)– Expression d’intérêt LAPP/CPPM– Pas de crédits spécifiques envisagés en 2014?

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Rappel budget prévisionnel phase 2 – CS IN2P3

• Y a-t-il intérêt à prévoir dès aujourd’hui une décalage des dépenses un an plus tot? (i.e début dépenses phase 2 en 2017)– Cf expérience phase 1– Niveau d’investissement constant autour de ~600M€.

RAPPEL PHASE 1 Total 2014 2015 2016 2017 2018

LAr TDR – 2013 - kCHF 1650 200 600 600 250 0

CS IN2P3 2012 (p27)– k€ 1450 50 50 650 500 100