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Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE

Intégration des SystèmesIntégration des Systèmes

Notions de test et testabilitéNotions de test et testabilité

Michele Portolan

Grenoble INP / TIMA

[email protected]


Pourquoi s’intéresser au test ?Pourquoi s’intéresser au test ?

1. Fondamental pour la qualité

2. Une part croissante dans le développement

3. Une part croissante dans le coût de production

Test & Measurement Europe – Dec/Jan 2002

TTM => "Time to market" …TTM => "Time to money" !


Contenu et objectifContenu et objectif Objectif : introduction aux concepts de base liés au test de circuits

numériques ("custom")

Notions générales et terminologie Prise en compte dans le processus de conception/fabrication Test fonctionnel / Test structurel (vecteurs, taux de couverture) Approches de conception pour le test (niveau circuit) Conception pour le test des équipements : norme "boundary scan"

et utilisation en dehors du domaine du test dans les systèmes embarqués

Pratique : insertion de scan et génération de vecteurs pendant le projet


1. Terminologie : défaut ou faute ?1. Terminologie : défaut ou faute ?

Défaut

Niveau physique Exemples : connexion coupée, court-circuit d'oxyde, contact mal formé …

Faute

Représentation des défauts au niveau logique (abstraction) Exemple : collage à 0 ou à 1

Faute permanente ou intermittente si modélisation d'un défaut

Faute transitoire possible lorsque liée à l'environnement

ou à l'intégrité du signal


Terminologie : test ou vérification ?Terminologie : test ou vérification ? Vérification/Validation

Recherche d'erreurs de conception Phase de conception

Test

Recherche de défauts/fautes (dus à la fabrication, au vieillissement ou à l'environnement opérationnel)

Phase de fabrication ou phase opérationnelle/maintenance

Conception supposée validée

Enseignement focalisé sur les concepts et techniques du test


Terminologie : test ou diagnostic ?Terminologie : test ou diagnostic ? Test

Détection globale de la présence de défauts/fautes Identification des circuits bons (go/no go)

Diagnostic

Détection individuelle et localisation des défauts/fautes Permet réparation ou correction de conception

Enseignement limité aux concepts et techniques du test


Terminologie : quel type de test ?Terminologie : quel type de test ? Test en ligne

Test effectué en parallèle de l'exécution de la fonction opérationnelle Lié à la sûreté de fonctionnement Vieillissement, effets parasites ( ex. SEUs radiations, particules)

Test hors ligne

Test effectué en dehors de l'exécution de la fonction opérationnelle Eventuellement réalisé dans l'environnement opérationnel ("in situ") Test de fin de fabrication (défauts) et de maintenance (vieillissement)

Enseignement limité aux concepts et techniques du test hors ligne


2. Des "masques" au circuit encapsulé2. Des "masques" au circuit encapsulé

Fabrication(process)

Masques (CAO)

Tranches achevées

DistributionDécoupe/assemblage

Masquesphysiques


Le test en fabricationLe test en fabrication


Contrôlesvisuels

(options)

Tranchesachevées

Test sous pointes


Test sous pointesTest sous pointes

Photo : CNET Grenoble


- paramétrique- consommation- fonction (conditions nominales et limites)- performances dynamiques



Contrôlesvisuels

(options)

Tranchesachevées

Test sous pointes

Vieillissementaccéléré

Test en étuve(option)

Distribution

Découpe/assemblage

Test en boîtier- motifs de surveillance du process (caractérisation électrique) - circuits (courants de fuite, puis test fréquence faible, aux conditions d'environnement nominales)


Flot de conception : préparation du testFlot de conception : préparation du test

Spécifications "Système" et

"haut niveau"

Conception logique

P&R

Spécifications de test("Boundary scan",

fonctions de test, normes,taux de couverture, …)

Contraintes de synthèse(insertion de scan, …)

Macrocellules : BIST, …Génération de vecteurs,

Contraintes sur les simulations

Génération physique

Compilateurs : BIST…

Ré-organisation de scan,dimensionnement d'alimentations …

Vecteurs des blocs

Netlist circuit

Vecteurs circuit

Simulation de fautes

Simulation orientée test

Post-traitement

Programme de test


Passage simulation -> programme de testPassage simulation -> programme de test

Résultat de simulation(fichier trace tabulaire statique)

Description de brochageétendue (groupes de signaux)

Traduction en commandes du testeur

Nécessite de prendre en compte les limitations du testeurpendant la définition des simulations


Caractéristiques majeures d'un testeurCaractéristiques majeures d'un testeur Nombre de canaux, nombre de canaux bidirectionnels Fréquence maximum et minimum Profondeur mémoire par canal Nombre d'alimentations et caractéristiques Largeur d'impulsion minimum applicable sur les entrées Largeur d'impulsion minimum détectable sur les sorties Résolutions électrique et temporelle Nombre de générateurs de phases (nombre de fronts disponibles => nombre de

chronogrammes de référence) Formats d'application des signaux Formats de comparaison (type d'échantillonnage)

Types de mesures (fonctionnel, paramétrique, …) …


STIL : Standard Test Interface LanguageSTIL : Standard Test Interface Language Norme IEEE 1450 : format de données commun pour

faciliter le transfert de vecteurs de test entre ATPG, simulateur, BIST et testeur (ATE) Standard pour tous les fournisseurs CAO / ATE – nouvelle forme de

définition de chronogrammes (WaveformTables) Réduction de la quantité de données ("gigabyte problem") : moyens

de formatage efficaces + macros et procédures Langage flexible pour répondre à des besoins variés Bonne prise en compte des besoins pour les approches scan

(procédures pour protocoles de chargement/déchargement, représentation compacte en hexadécimal, possibilité d'annotations aidant au diagnostic, …)

Utilisation d'évènements (drive-up, drive-down, drive-on, drive-off, compare-high, compare-low, etc. …) pour la définition de chronogrammes, au lieu des formats fixes plus classiques (RZ, NRZ, …)


Le test dans le flot de conceptionLe test dans le flot de conception

La testabilité doit être prise en comptelors de chaque étape de la conception

(cahier des charges, architecture,conception logique, et même conception physique)

Objectif pour le circuit final :

séquence de test (ensemble de vecteurs) de longueur minimale

pour une qualité de test donnée

Ordre de grandeur typique : exécution < 1s


3. Vecteurs de test : principe de base3. Vecteurs de test : principe de base

Circuit/Système

EntréesPrimaires

SortiesPrimaires

Vecteurde sortie

Vs

Vecteurd'entrée

Ve

011100

11001

Accessibles de l'extérieur

Vecteur de test : V = (Ve,Vs) => diffère d'un stimulus de simulation classique

Séquence de test : suite ordonnée ou non de vecteurs de test


Détermination des vecteurs de testDétermination des vecteurs de test

Test fonctionnel

Semblable aux stimuli de validation de la conception (validation des fonctions), mais petit sous-ensemble "significatif"

Généralement déterminé "manuellement" par le concepteur

Test structurel

La conception doit être préalablement validée Fondé sur la structure au niveau portes (ou transistors) du circuit et

sur la fonction de chaque élément de base, plutôt que sur la fonction globale

Recherche d'un taux de couverture, pour un modèle de fautes donné Généralement déterminé avec l'aide d'outils de CAO (ATPG)


Effort pour la génération de vecteursEffort pour la génération de vecteurs

Effort doublépour chaque génération

de processeur[Intel]


Test structurelTest structurel

Netlist(portes,

transistors)

Choix d'un modèle de fautes(abstraction au niveau logique/électrique

des effets des défauts) Vecteursfonctionnels

Recherche d'une séquence(ordonnée/non ordonnée)

minimalede vecteurs de test

détectant les fautes considéréesdans la structure spécifiée

(Automatic)

Test

Pattern

Generation

Séquencede test

Tauxde

couverture

Liste defautes

indétectables

Simulationde

fautes


Défauts/fautes …Défauts/fautes …

Défauts aléatoires ponctuels Perte de rendement systématique

(marginalités) Dispersions …

Circuit Circuit ouvertouvert

Court-Court-circuitcircuit


Modèle des collages logiques ("stuck-at")Modèle des collages logiques ("stuck-at")

Modèle le plus utilisé : collages simples au niveau portes

a

b

s

s-a-1

Vdd

Reconnu pour modéliser ~70% des défauts réels en CMOS(cf. ITRS 1999) – Note : peu significatif pour les cellules avec structures 3 états

Extensions : collages au niveau transistors, collages multiples


Passage faute -> vecteur de test (principe)Passage faute -> vecteur de test (principe)

Cas d'un collage :

a

b

s

s-a-1 ?

• Algorithmes (minimisation du jeu de vecteurs)• Problèmes de complexité (structure, nombre de portes et de chemins, séquentialité et rebouclages, …)

1. Justification : imposer un niveau bas

1

0

1

2. Sensibilisation du chemin

3. Propagationde la faute

1 (0 si faute présente)

CohérenceJustification/Propagation

1 V = 101


Autres modèles de fautesAutres modèles de fautes Modélisation incomplète par les collages des défauts physiques réels

=> autres modèles généraux et modèles spécifiques (macro-cellules denses : exemple des couplages entre cellules d'un plan mémoire)

Stuck-on, stuck-open => comportement séquentiel induit (mémorisation dynamique)

Court-circuits francs ou résistifs (shorts, bridges)

Fautes de retard (niveau portes ou chemins)

Couplages entre interconnexions (sub-micronique profond)

Analyse paramétrique (exemple du test de courant Iddq) Court-circuits au niveau des interconnexions Défauts d'oxyde de grille, court-circuits internes aux cellules, …


Complémentarité des approchesComplémentarité des approches

Test & Measurement Europe – Dec/Jan 2002

Résultats comparés :fautes détectées par- test fonctionnel,- test structurel (scan),- test des fautes de retard- test Iddq(intersections à visualisersur une sphère)

Note : <500 defect per million requis pour µP…Une couverture ~100% pour les collages simples est insuffisante pour un niveau correct en ppm (=> Iddq …)


Exemple de faute non testableExemple de faute non testable

s-a-1 ?!

Problème de redondance logique : a + a . b = a + b

Assez facile à éliminer dans un bloc, beaucoup plus délicat dans un assemblagehiérarchique (optimisations souvent locales aux blocs)


4. Notion de testabilité4. Notion de testabilité "Aptitude d'un circuit ou d'un système à être testé"

Prend en compte : Le taux de couverture (pour un modèle donné), Le nombre total de vecteurs, Le temps de génération du test, Les moyens à mettre en oeuvre pour la génération, Le temps de test sur ATE, Les caractéristiques nécessaires pour l'ATE.

Concepts clés : Contrôlabilité des noeuds depuis les entrées primaires Observabilité des noeuds depuis les sorties primaires


Augmentation de la testabilitéAugmentation de la testabilité Complexité croissante

Testabilité intrinsèque plus faible Ratio croissant entre le nombre de broches et le nombre de

transistors intégrés

=> indispensable de lier conception et test

=> conception en vue du test

Objectif : augmenter la contrôlabilité et l'observabilité des noeuds internes Pouvoir les atteindre Les atteindre le plus vite possible


Conception pour la testabilité (DFT)Conception pour la testabilité (DFT)

2 niveaux d'application

Circuits Cartes et systèmes

2 grands types d'approches

Modification de la structure pour faciliter le test depuis l'extérieur Ajout d'éléments dans le circuit ou la système pour permettre un

auto-test

Principe de base : partitionnement


Conception pour la testabilité : bilanConception pour la testabilité : bilan

Coûts

Temps de conception Performances (perte potentielle) Outils spécifiques

Matériel (surface silicium)

Gains

Temps de génération du test

Accélération simulation de fautes

Complexité ATE Temps d'application du test

Prod

uction

R&

D

+ gains au niveau du test des équipements,+ gains en maintenance et en qualité des tests,+ diagnostic facilité,+ restauration de l'adéquation entre les besoins et les possibilités des outils et des machines (CAO et ATE)


5. Techniques de conception en vue du test5. Techniques de conception en vue du test Techniques non structurées (ad-hoc)

Ajout d'éléments "au coup par coup", sans stratégie d'ensemble

=> Plots de test internes (prototypes), multiplexeurs, …

Techniques structurées, voire systématiques

Ajout d'éléments après définition d'un partitionnement et d'une stratégie globale

– test parallèle (accès par multiplexages)

– test sériel (registres à décalage)

Auto-tests (BIST)

Remarque : lien important entre les choix DFT et les possibilités du testeur disponible en production (échanges nécessaires entre l'ingénieur DFT et l'ingénieur de test – cf. www.tmworld.com/checklist)


Modification d'un point mémoire fonctionnelModification d'un point mémoire fonctionnel

Ajout d'une entrée multiplexée :

D QE S

D QE

S

Ssérie

Esérie

Test

Augmentation contrôlabilité et observabilité

Augmentation de la surface et du chemin critique (charge en sortie + traverséedu multiplexeur)

Peut nécessiter un forçage de la sortie pendant le décalage

Remarque : structures variées possibles avec des schémas d'horloge différents, notamment pour pouvoir commander par horloges les instants de positionnement et de capture pour le test des fautes de retard


Implantation d'un "scanpath" (1)Implantation d'un "scanpath" (1)

Circuit initial :

D Q

Logique combinatoire

D Q

H

D Q D Q…



Circuit avec une seule chaîne série :

D Q

Test


D Q

H

Esérie D Q D Q

Ssérie

Remarque pour un circuit avec plusieurs domaines d'horloge : nécessité de séparer les chaînes des différents domaines ou de les synchroniser (exemple : ordonnancement du plus lent vers le plus rapide)



Circuit avec N chaînes série (principe - N limité en pratique par l'ATE disponible) :

D Q

Test1


D Q

H1

Esérie1

D Q D Q

SsérieN

Ssérie1

TestN

EsérieN

HN


Techniques structurées de test sérielTechniques structurées de test sériel Ajout limité ou systématique d'entrées multiplexées aux éléments de

mémorisation utilisation de verrous (horloges biphasées) : LSSD utilisation de bascules : "scanpath" ou "scan"

Inconvénients longueur du test (un vecteur N bits est lu ou écrit en N cycles d'horloge) profondeur mémoire par canal sur le testeur (au moins pour certaines E/S) consommation et risque de problèmes fonctionnels/électriques pendant les décalages

(=> verrous en sortie …)

Avantages nombre de signaux de commande peu élevé (compromis possible avec la longueur du

test) coût matériel plus faible que pour les techniques de test parallèle


"Full scan" vs. "Partial scan""Full scan" vs. "Partial scan" Approche "full scan"

Modification systématique Coût matériel "élevé" Impact obligatoire sur le chemin critique

Approche "partial scan" Algorithmes de sélection des bascules à chaîner, en fonction des contraintes

(coût, chemin critique, …) et de la structure du circuit (noeuds d'accès difficile)

Possibilité d'éviter un impact sur le chemin critique

Sélection par le concepteur Structure pipeline "acceptable" (reste facilement testable) Pas de scan sur les éléments facilement accessibles fonctionnellement (exemple

: banc de registres banalisés dans un processeur)


Les auto-tests (BIST)Les auto-tests (BIST) Eléments de commande du test (application des vecteurs et

analyse des réponses) intégrés dans le circuit

Permet un test à fréquence réelle (détection des fautes de retard)

Deux familles d'auto-tests : auto-tests pseudo-aléatoire auto-tests déterministes

Nécessité d'éviter des circuits faussement déclarés "bons" codage des signaux d'erreurs (e.g. double rail) logique de test permettant de tester l'auto-test … ou conception assurant

qu'une faute dans le BIST ne peut pas masquer une faute dans la logique fonctionnelle


Auto-tests pseudo-aléatoires : principeAuto-tests pseudo-aléatoires : principe

MISRcompacteur

Sortiesfonctionnelles

Blocsous test

LFSRautonome

Entréesfonctionnelles

Signature


Auto-test déterministe : cas des RAMAuto-test déterministe : cas des RAMChoix d'un modèle de fautes en fonction de la structureet implantation de l'algorithme de test correspondant :

Comparateur

Générateurd'adresses(compteur/

décompteur)

adresse

données

commandes

RAM0

1

Test

donnéesfonctionnellesContrôleur

(séquencementdes adresses

et des donnéesécrites et lues)

adressefonctionnelle

TestSignal

d'erreur(codage

double rail)

Pour algorithmede "marche"classique


Test de cartes, MCM/SiP et systèmesTest de cartes, MCM/SiP et systèmes

Complexité des techniques (circuits VLSI, densité d'interconnexion, montage en surface, multi-couches, circuits hybrides et MCM, …)

=> limitation de l'emploi des "planches à clous"

Utilisation de techniques semblables à celles employées pour les circuits

Besoin de standardisation des protocoles de test pour faciliter les tests d'entrée chez les équipementiers

Nécessaire aux différents niveaux hiérarchiques (circuits hybrides et MCM, cartes, systèmes, …)

=> travaux du JTAG (Joint Test Action Group)


Propositions du JTAGPropositions du JTAG

Faciliter le test et le diagnostic d'éléments numériques

Maîtriser et minimiser la complexité des testeurs de cartes

Ré-utiliser les test fonctionnels des circuits et les dispositifs de test intégrés pour le test in-situ

Approche de test sériel pour réduire le nombre de broches de test

Capacités minimum orientées vers le test de la carte (test externe) : présence et orientation des composants, interconnexions et soudures correctes

Norme IEEE 1149.1 "Boundary Scan" (début 1990)


Architecture niveau carte : principeArchitecture niveau carte : principe

TestAccessPort


Impact sur la conception des circuitsImpact sur la conception des circuits

TestAccessPort

Ampli3 états

Registres de testutilisateur

TDO

Registre Boundary Scan

Registre Bypass

Registre Identification

Registre Instruction

Contrôleur du TAP

Logique de décodage

TMSTCKTRST

TDI


Instructions "Boundary Scan"Instructions "Boundary Scan" EXTEST : test externe (interconnexions, composants non

compatibles avec la norme) BYPASS : réduction d e la longueur de la chaîne sérielle SAMPLE/PRELOAD : échantillonnage et pré-chargement

du registre de périphérie INTEST : test interne (composants compatibles avec la

norme) RUNBIST : activation des dispositifs de test intégré IDCODE : code d'identification du composant USERCODE : code d'identification de la programmation Instructions utilisateur Instructions 2ème révision (CLAMP et HIGHZ pour éviter

les contentions de bus en forçant un niveau sûr ou un état haute impédance sur les sorties, …)


Le registre de périphérie "Boundary Scan"Le registre de périphérie "Boundary Scan"

Cellule complète :

Cellule "simple observation" :

D Q

Shift

Capture

entrée sériede donnée

Mode

sortieparallèle

de donnée

verrou

D Q

Update

sortie sériede donnée

entréeparallèle

de donnée

D Q

Shift

Capture

entrée sériede donnée

sortie parallèlede donnée

sortie sériede donnée

entrée parallèlede donnée


Test externe d'une interconnexion : exempleTest externe d'une interconnexion : exemple

C2

C3

C1

Instruction Configuration BS

EXTEST

EXTEST

BYPASS Fonctionnel

Verrou de sortie -> ExtérieurExtérieur -> Bascule d'entrée

TDI

TDO

Verrou de sortie -> ExtérieurExtérieur -> Bascule d'entrée


Test interne d'un circuit : exempleTest interne d'un circuit : exemple

C2

C3

C1

Instruction Configuration BS

BYPASS

INTEST

BYPASS

Fonctionnel

Fonctionnel

Verrou d'entrée -> CoeurCoeur -> Bascule de sortie

TDI

TDO


Le "Contrôleur du TAP"Le "Contrôleur du TAP"

Moore, 16 états

Initialisé par TRSTCommandé par TMS

Synchronisé sur front montant de TCK

Commandes :registre d'instruction,sélection TDO,commandes globales TDR

TEST-LOGIC-RESET

RUN-TEST-IDLE

1

00

SELECT-DR-SCAN

1

CAPTURE-DR

0

SHIFT-DR

0

0

EXIT1-DR

1

PAUSE-DR

0

0

EXIT2-DR

1

UPDATE-DR

1

1

1

0

1 SELECT-IR-SCAN

CAPTURE-IR

0

SHIFT-IR

0

0

EXIT1-IR

1

PAUSE-IR

0

0

EXIT2-IR

1

UPDATE-IR

1

1

1

0

1

001

1


Test interne d'un circuit depuis la carteTest interne d'un circuit depuis la carte

Insertion des registres scan internes des circuitsdans la chaîne sérielle établie sur la carte

Chaînescan

Chaînescan

Chaînescan

entréesérie

sortiesérie


Extensions basées sur le "Boundary Scan"Extensions basées sur le "Boundary Scan" Contrôle du test interne (BIST, scan) par le TAP pour réduire la complexité

des testeurs de circuits en production (peu de canaux nécessaires)

Utilisation de l'interface "Boundary Scan" pour la configuration des contenus mémoires (ex. Flash) de certains composants en fin de production (effectué avec le test : évite une étape supplémentaire en production)

Extension vers la programmation "dans le système" (ISP, ou "In-System Programming", devenu ISC ou " In-System Configuration") => normalisation IEEE 1532, incluant de nouveaux registres, de nouvelles instructions et l'extension du BSDLPermet notamment les modifications de fonctionnalité (ou corrections) à distance – Exemple : téléchargement d'un jeu sur un téléphone portable

Extension analogique / mixte : IEEE 1149.4 Test de blocs embarqués (IP) : IEEE 1500 ("wrapper" et "Test Access

Mechanism")


- paramétrique- consommation- fonction (conditions nominales et limites)- performances dynamiques



Contrôlesvisuels

(options)

Tranchesachevées

Test sous pointes

Vieillissementaccéléré

Test en étuve(option)

Distribution

Découpe/assemblage

Test en boîtier- motifs de surveillance du process (caractérisation électrique) - circuits (courants de fuite, puis test fréquence faible, aux conditions d'environnement nominales)

intégration des systèmesensimag / phelma 2a – filière sle intégration des systèmes notions de...

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