06 / Teil D3 / Seite 01

06.002.10

Teil D3:

Vom Transistor zum Ein-Chip-System

Transistoren in der Digitaltechnik

Gatter

Flip-Flops

RAM

Ein-Chip-System

06.018.07

Hardware-Pyramide

Transistoren, Dioden, Kondensatoren, Widerstände

AND, OR, NOT, NAND, NOR - Gatter

Speicherzellen, Addierer, Schaltnetze

komplexe Funktionsbaugr.

Zentraleinheit,Peripherie

EDVSystem

06.018.24

Größe der Transistoren

Quelle: IBM

0,3 µmQuerschnittmenschlichesHaar

Oxid-isolation

metallische Leiterbahnen

Transistor

06.018.01

Transistor

Basiselement der Digitaltechnik.

Elektrisch angesteuerter Schalter, kein Verstärker.

Ausführungsformen:

bipolar

leistungsgesteuert

robust

Einsatz in TTL-und ECL-Gattern

B

CE

leistungslos gesteuert

leicht zu zerstören

Einsatz in NMOS-und CMOS-Gattern

unipolar

G

DS

06 / Teil D3 / Seite 02

06.018.44

Räumliche Struktur eines ICs

Quelle: IBM

06.018.02

Gatter

engl.: gate

Starre Verknüpfung von Transistoren und anderenelektronischen Bauelementen zur Realisierunglogischer Grundfunktionen.

Interner Aufbau wird verdeckt.

Bildliche Darstellung:

Ausgang

Gat

ter

Eingang 1

Eingang 2

06.018.03

Gatter - Grundtypen

E1 E2

UND-Gatter(AND-gate)

A

ODER-Gatter(OR-gate)

E1 E2

A

E1

NICHT-Gatter(NOT-gate)

A

E1 E2

0V0V5V5V

0V5V0V5V

A

0V0V0V5V

E1 E2

0V0V5V5V

0V5V0V5V

A

0V5V5V5V

E1

0V5V

A

5V0V

& >1

06.018.04

Gatter - Grundtypen

NOR-Gatter(NOR-gate)

E1 E2

0V0V5V5V

0V5V0V5V

A

5V0V0V0V

E1 E2

A

NAND-Gatter(NAND-gate)

E1 E2

0V0V5V5V

0V5V0V5V

A

5V5V5V0V

E1 E2

A Punkt beachten!

& >1

06 / Teil D3 / Seite 03

06.018.05

Vorteile von NAND/NOR-Gattern

Einfache schaltungstechnische Realisierung.

Geeignet für alle logischen Grundfunktionen:

Negation:

ODER:

E1A

UND: AE2

E1

A

E2

E1&

&&

&&

&

06.008.06

Technische Realisierung von Gattern

Verpackung Beschaltung Preise

7400

74HC00

74LS32

74LS04

4 x NAND

4 x NAND

4 x OR

6 x NOT

TTL DM 1,95

CMOS DM 0,45

TTL DM 1,00

TTL DM 1,00

+5V

Gnd

aus: Conrad-Katalog 2000SN7400

06.018.53

Verknüpfung der Grundtypen

E2E1

A

Gegebene Gatterkombination:

Gesucht: Werte von A als Funktion der Eingänge

&&

>1

06.018.55

Gatter - Grundtypen, ältere Darstellung

E1 E2

UND-Gatter(AND-gate)

A

ODER-Gatter(OR-gate)

E1 E2

A

E1

NICHT-Gatter(NOT-gate)

A

E1 E2

0V0V5V5V

0V5V0V5V

A

0V0V0V5V

E1 E2

0V0V5V5V

0V5V0V5V

A

0V5V5V5V

E1

0V5V

A

5V0V

06 / Teil D3 / Seite 04

06.018.08

RS-Flip-Flop

Zwei NOR-Gatter, rück-gekoppelt.

Zwei Eingänge, R und S.

Zwei Ausgänge, Q und Q

RQ

SQ

>1>1

06.018.09

Arbeitsweise des RS-Flip-Flops

R=1Q=0

S=0Q=1

R=0Q=1

S=1Q=0

R=0Q=0

S=0Q=1

R=0Q=1

S=0Q=0

rücksetzen setzen

gesetztrückgesetzt

E1 E20V0V5V5V

0V5V0V5V

A5V0V0V0V

>1>1

>1>1

>1>1

>1>1

06.018.54

Verknüpfung der Grundtypen

Lösungsweg: 1. Aus- und Eingänge bezeichnen2. Wahrheitstafeln aufstellen

E2E1

A

&&

>1

B

C

DE1 E2

0011

0101

B D C A

1100

0100

0001

0101

06.018.10

Wahrheitstafel des RS-Flip-Flops

R

0011

S

0101

Q

wie vorher10

nicht erlaubt

Anmerkung: R=S=1 ist nicht erlaubt, da beimnachfolgenden Übergang auf R=S=0der Wert von Q nicht vorhersagbar ist.

06 / Teil D3 / Seite 05

06.018.11

Statisch getaktetes RS-Flip-Flop

Vier NAND-Gatter, teil-weise rückgekoppelt.

Drei Eingänge, R, S und T.

Zwei Ausgänge, Q und Q.Q

Q

R

T

S

R = RücksetzenS = SetzenT = Takt

&&

&&

Arbeitsweise des statisch getakteten RS-Flip-FlopsR=0

T=0

Q=0

S=0

Q=1

R=0

T=1

Q=1

S=1

Q=0

R=0

T=0

Q=1

S=1

Q=0

R=0

T=0

Q=0

S=1

Q=1

06.018.12

1.)

3.)

2.)

4.)

&&

&&

&&

&&

&&

&&

&&

&&

Vom RS-Flip-Flop zum D-Flip-Flop

06.018.41

1.)

3.) 4.)

2.)

T

Q

D

R

T

Q

S

Q

&

&&

& R

T

Q

S

&

&&

&

T

Q

S

&

&&

&

&

&

&&

&

Arbeitsweise des statisch getakteten RS-Flip-Flops

06.018.28

1.)

3.)

2.)

4.)

R=0

T=0

Q=1

S=0

Q=0

&&

&&

R=1

T=0

Q=1

S=0

Q=0

&&

&&

R=1

T=1

Q=0

S=0

Q=1

&&

&&

R=1

T=1

Q=0

S=0

Q=1

&&

&&

06 / Teil D3 / Seite 06

06.018.13

Statisch getaktetes D-Flip-Flop

Fünf NAND-Gatter, teil-weise rückgekoppelt.

Zwei Eingänge, D und T.

Einen Ausgang, Q.

Speichert ein Bit.

D = DatenbitT = Takt

Q

T

D

&

&&

&

&

06.018.14

Vereinfachtes statisch getaktetes D-Flip-Flop

Vier NAND-Gatter, teil-weise rückgekoppelt.

Zwei Eingänge, D und T.

Einen Ausgang, Q.

Speichert ein Bit.

D = DatenbitT = Takt

Q

T

D

&

&&

&Arbeitsweise der Speicherzelle

06.018.29

1.)

3.)

2.)

4.)

Q=0

T=0

D=0Q=0

T=0

D=1

Q=1

T=1

D=1Q=1

T=0

D=1

&

&&

&

&

&&

&

&

&&

&

&

&&

&06.018.15

Vereinfachte SpeicherzelleAufbau mit IC SN7400

Q

D T

+5V

Gnd

& &

& &

06 / Teil D3 / Seite 07

06.018.16

Speicherzellen mit IC SN74377

Nachteile des Aufbaus mit SN7400:- speichert nur ein Bit;- Speicherung mehrerer Bits nur durch Wiederholung;- mit ca. DM 2,-- pro Bit teuer.

SN74377: 8-bit D-Flip-Flop mit Taktfreigabe (clock enable)

+5V

Gnd

T

Q0

Q7

D0

D7

D1

D6

Q1

Q6

Q2

Q5

D2

D5

D3

D4

Q3

Q4

Te1 11

1220

D

x

0

1

x

Q

k.Änd.

0

1

k.Änd.

1

0

0

0

Te T

x

nicht

Preis 74HC377: DM 1,9506.018.56

Speicherzellen mit IC SN74377

SN74377: 8-bit D-Flip-Flop mit Taktfreigabe (clock enable)

Bedeutung der Tabelle

D

x

0

1

x

Q

k.Änd.

0

1

k.Änd.

1

0

0

0

Te T

x

nicht

völlige Verriegelung der Eingänge

mit der Flanke ’0’ speichern

mit der Flanke ’1’ speichernmit der Flanke ’1’ speichern

ohne Flanke keine Änderung

06.018.17

1-aus-4-Dekodierer

A1

0

0

1

1

0

1

0

1

A0 Y0

1

0

0

0

Y1

0

1

0

0

Y2

0

0

1

0

Y3

0

0

0

1

A1 A0

Y0

Y1

Y2

Y3&&

&&

Nr. der gewünschten Leitung,als Binärzahl gelesen

06.018.18

Dual 1-aus-4 invertierender Dekodierer 74139

+5V

Gnd

1EN

1Y01Y11Y21Y3

1A01A1

2EN

2Y02Y12Y22Y3

2A02A1

7413

9

A1EN

0

X

0

1

00

10

10

0

X

1

0

1

A0 Y0

0

1

1

1

1

Y1

1

1

0

1

1

Y2

1

1

1

0

1

Y3

1

1

1

1

0

Preis 74LS139: DM 1,65

06 / Teil D3 / Seite 08

06.018.36

1 x 16 bit Speicher mit IC SN74377

+5V

T

Q7D7D6Q6Q5D5D4Q4

Gnd

Q0D0D1Q1Q2D2D3Q3

Te

D0

TD8

D1 bis D7 wie D0

D9 bis D15 wie D8

+5V

T

Q15D15D14Q14Q13D13D12Q12

Gnd

Q8D8D9Q9Q10D10D11Q11

Te

Speichert mit einem Taktzyklus 16 bit.Gesamtzahl der Eingängegleich 16 + 1 = 17.

06.018.37

2 x 8 bit Speicher mit IC SN74377

+5V

T

Q7D7D6Q6Q5D5D4Q4

Gnd

Q0D0D1Q1Q2D2D3Q3

Te

D0

A0

T

D1 bis D7wie D0

+5V

T

Q7D7D6Q6Q5D5D4Q4

Gnd

Q0D0D1Q1Q2D2D3Q3

Te

Speichert proTaktzyklus 8 bit.

Gesamtzahlder Eingängegleich 8 + 2 = 10.

06.018.19

4-fach Datenspeicher mit je 8 Bit

+5V

Gnd

EN

Y0Y1Y2Y3

A0A1

7413

9

+5V

Gnd T

Q0 Q7D0 D7D1 D6Q1 Q6Q2 Q5D2 D5D3 D4Q3 Q4

Te

7437

7

A0A1

D0T

D1 bis D7 wie D0Speichert proTaktzyklus 8 bit.

Anz. externerAnschlüssegleich 2 * 8 + 3.

+5V

Gnd T

Q0 Q7D0 D7D1 D6Q1 Q6Q2 Q5D2 D5D3 D4Q3 Q4

Te

7437

7

+5V

Gnd T

Q0 Q7D0 D7D1 D6Q1 Q6Q2 Q5D2 D5D3 D4Q3 Q4

Te

7437

7

+5V

Gnd T

Q0 Q7D0 D7D1 D6Q1 Q6Q2 Q5D2 D5D3 D4Q3 Q4

Te

7437

7

06.018.57

Dual 1-aus-4 invertierender Dekodierer 74139

A1EN

0

X

0

1

00

10

10

0

X

1

0

1

A0 Y0

0

1

1

1

1

Y1

1

1

0

1

1

Y2

1

1

1

0

1

Y3

1

1

1

1

0

Nr. der gewünschten Leitung,als Binärzahl gelesen

Verriegelt bei ’1’ alle Eingänge

Ausgewählte Lei-tung, invertiert

06 / Teil D3 / Seite 09

06.018.20

Zusammenführung der Ausgänge

0Q0Q02Q0

1Q0

3Q0

nicht erlaubt!

Q1 bis Q7 entsprechend.

Y0

Y1

Y2

Y3

0Q0

1Q0

2Q0

3Q0

Q0

>1>1

>1>1

&

06.018.21

2k x 8 SRAM 6116

Preis 6116: DM 5,95

WE:Write Enable

OE:Output Enable

CE:Chip Enable

Speichert pro Taktzyklus 8 bit in einervon 2048 Speicherplätzen.

’D’ und ’Q’ zusammen-gefaßt.

+5VA8

OEA10CED7

A9WE

Gnd

A0

A7

A4A3A2A1

A6A5

D0D1D2

D6D5D4D3

6116

1 24

1312

06.018.58

2k x 8 SRAM 6116

2048 Speicherplätze

8 bit pro SpeicherplatzStatic Random Access Memory

Static Random Access Memory:

statischer Speicher (6 Transistoren pro Bitzelle);wahlfreier Zugriff, d.h. Reihenfolge bei derNutzung der Speicherzellen ist beliebig.

Bezeichnungen

06.018.22

Einfachsystem

Adress- und Steuerleitungen

Datenleitungen

61162kx8 SRAM

PIOparallele Ein-/Ausgabe

8-bi

t Mik

ropr

ozes

sor

UARTserielle Schnittstelle

ROMFestwertspeicher

RS232Preis der ICs:ca. DM 35,--

06 / Teil J / Seite 10

06.018.23

BASIC-Tiger / TINY-Tiger Ein-Chip-Lösungen

Ein-Chip-Lösung für Steuerungsaufgaben.

Technische Daten:- 128kByte FLASH-Speicher;- 32 kByte SRAM;- 2 serielle Ports, bidirektional;- 4 analoge Eingänge;- 2 Ausgänge mit Pulsweiten-

modulation;- 36 universelle Ein-/Ausgänge;- Zähler und Zeitgeber.

Preis: ca. DM 150,--

http://www.wilke.de 06.018.50

Hitachi SH4 / SH7750 Risc-Prozessor

http://www.hitachi.de

3D-Grafik

Zentral-einheit mitRegisternund ALU

V24, PCMCIA u.a.

Cache, ge-trennt fürProgrammund Daten

Gleit-komma-einheit Steuer-

werk

Speicher-verwaltung

06.018.42

Intel 4004 Mikroprozessor (1971)

Transistoren: 2300

Chipgröße: 12 mm2

Größe d. Transistoren: 10 microns

Taktfrequenz: 750 kHz

MIPS: 0.06

max. Hauptspeicher: 4 kByte

Anzahl der Pins: 16

06.018.59

Hilfsmittel zum Experimentieren

1.

2.

3.

4.

stabilisierte 5V-Gleichspannung, z.B. Steckernetzteil,altes PC-Netzteil, Batterien.

Gattergrundtypen: NAND, NOR, AND, OR

Breadboard

Bauanleitungen und Pinbelegungen, bei Google.