ELE6306 : Test de systèmes électroniquesProjet de cours

BIST pour CAN avec interface minimal

Marc-Antoine Fortin et Philippe Levesque

Professeur : A. Khouas

Département de génie électrique

École Polytechnique de Montréal

2

Projet, ELE6306 - 24 avr. 2023 École Polytechnique de Montréal

Plan

Description du UUTParamètres d’un CANArchitecture du BISTDiagramme d’état de la MSAMéthodologieRésultats

3

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Description du UUT

B1

B8

Vref

GND

Vout

ENB

D/A Converter

U/D

Reset

B1

B8

Carry out

ENB

Counter

0-3.3V environnement1.8 V

0-0.9V

Up/Down

Reset

Sample

3.3 V

GND

CarryOut_low

3.3V

+

-Différentialoutput withCMFB

ReferenceVoltage0.45 V

Vref

Vdac

OPEN-DRAIN

HV CMOS

InputBuffer

HV CMOS

Control signalgenerator

0.18 micron process chipReference Band

Gap Voltage1.8 V

Compteur 8 bits adersssant un CNA 8 bits opérant sur la plage 0-0.9 V

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Paramètres d’un CNA

ConvertisseurNumérique à Analogique

Idéal(exemple 3 bits)

001 010 011 101110 111Code binaire à l'entrée

000 100

8

1

7

86

85

84

83

82

81

Tens

ion

anal

ogie

que

en s

ortie

Vou

t

Vre

f

0

Codes binaires à l'entrée

ConvertisseurNumérique à Analogique

réel(exemple 3 bits)

001 010 011 101110 111

Décalage

100

8

1

7

86

85

84

83

82

81

Tens

ion

anal

ogie

que

en s

ortie

Vou

tV

ref

0

Idéal

000

Gain

Non-MonotoneDNL

VLSB

INL

réel

VLSB

Monotonie, Erreur de décalage, Erreur de gain, Erreurs de non-linéarité différentielle

et intégrale

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Architecture du BIST

TEST

U/D

Reset

B1

B8

Carry out

ENB

Counter

A

H

U/D

Reset

B1

B8

Load

Carry out

ENB

Preload Counter

Up_DownResetCLK

TEST

DAC_out

Device Under Test

MuxedCompare

A

B

B>AORA>B

MSA

Error

Mode

VDDVSS Carry_out

D Q>

12

Vref

CNA8

RST_ErrorCLK_Error

LOAD_CNT

MUX 2à1

0 1sel MUX 2à1

0 1sel

MUX 2à1

0 1sel

MU

X 2

à1

01 sel

CLK_ErrorRST_Error

LOAD_CNT

CounterU/D

RST

> Cout

PreloadCounter

125

5

U/DRST> <

D QSET> RST

Vin

fout

VCO

S1

S2

S3

D1

D8

ENB

DecoderLUTA2

A1

A0

CLK_CNT

CLK_CNT

SEL_CNT

SEL_CNT

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Diagramme d’état de la MSAMode

Normale

InitialisationDécalage

IntégrationDécalage

SortieDécalage

InitialisationGain

SortieINL

FinBIST

TESTNON

OUI

.

.

.

TESTOUI

NON

Sortie: CLK

LUT: Add = Décalage

LUT: Add = Gain

LUT: Add = Décalage

LUT: Add = DécalageDSBSE

Intégrateur: U/D = DOWN

Sortie: RST SBSE

Intégrateur: RST

U/D = DOWN

SBSE

CNA: RST SBSE

LUT: Add = -INLDSBSE

Sortie: CLK

DSBSE

CNA: CLK

U/D = DOWN

Intégrateur: U/D = UP

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Méthodologie

Revue de la littératureSimulation VHDL

Modélisation des erreurs Modélisation des parties analogiques

Estimation de la surface

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Résultats

Surface plus que doublée2 plots additionnelsAucun équipement de test externe Modes

Diagnostique Test

Optimisations possibles Multivibrateur monostable non redéclenchable Intégrateur en parallèle Combiner DNLi avec INLi

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Questions