effets thermiques dans les empilements 3d de …nnt : 2014 emse 0766 thÈse présentée par papa...

NNT : 2014 EMSE 0766

THÈSE

Présentée par

Papa Momar SOUARE

Pour obtenir le grade de

Docteur de l’École Nationale Supérieure des Mines de Saint-Étienne

Spécialité : Sciences et génie des matériaux

EFFETS THERMIQUES DANS LES EMPILEMENTS 3D DE PUCES

ELECTRONIQUES : ETUDES NUMERIQUES ET EXPERIMENTALES

Soutenue à Grenoble, le 27 Novembre 2014

Membres du jury

Président jury : Karim INAL Professeur, MINES ParisTech

Rapporteurs : Yvan AVENAS Maitre de conférences, INP Grenoble

Luc FRECHETTE Professeur, Université de Sherbrooke

Examinateurs : Jean-Philippe COLONNA Ingénieur, CEA-LETI Grenoble

Perceval COUDRAIN Ingénieur, STMicroelectronics Crolles

Vincent FIORI Ingénieur, STMicroelectronics Crolles

Directeur de thèse : Andras BORBELY Professeur, ENSM-SE Saint Etienne

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Spécialités doctorales Responsables : Spécialités doctorales Responsables :

SCIENCES ET GENIE DES MATERIAUX K. Wolski Directeur de recherche MATHEMATIQUES APPLIQUEES O. Roustant, Maître-assistant

MECANIQUE ET INGENIERIE S. Drapier, professeur INFORMATIQUE O. Boissier, Professeur

GENIE DES PROCEDES F. Gruy, Maître de recherche IMAGE, VISION, SIGNAL JC. Pinoli, Professeur

SCIENCES DE LA TERRE B. Guy, Directeur de recherche GENIE INDUSTRIEL A. Dolgui, Professeur

SCIENCES ET GENIE DE L’ENVIRONNEMENT D. Graillot, Directeur de recherche MICROELECTRONIQUE S. Dauzere Peres, Professeur

EMSE : Enseignants-chercheurs et chercheurs autorisés à diriger des thèses de doctorat (titulaires d’un doctorat d’État ou d’une (HDR)

ABSI Nabil CR CMP

AVRIL Stéphane PR2 Mécanique et ingénierie CIS

BALBO Flavien PR2 FAYOL

BASSEREAU Jean-François PR SMS

BATTON-HUBERT Mireille PR2 Sciences et génie de l'environnement FAYOL

BERGER DOUCE Sandrine PR2 FAYOL

BERNACHE-ASSOLLANT Didier PR0 Génie des Procédés CIS

BIGOT Jean Pierre MR(DR2) Génie des Procédés SPIN

BILAL Essaid DR Sciences de la Terre SPIN

BOISSIER Olivier PR1 Informatique FAYOL

BORBELY Andras MR(DR2) Sciences et génie des matériaux SMS

BOUCHER Xavier PR2 Génie Industriel FAYOL

BRODHAG Christian DR Sciences et génie de l'environnement FAYOL

BRUCHON Julien MA(MDC) Mécanique et ingénierie SMS

BURLAT Patrick PR2 Génie Industriel FAYOL

COURNIL Michel PR0 Génie des Procédés DIR

DARRIEULAT Michel IGM Sciences et génie des matériaux SMS

DAUZERE-PERES Stéphane PR1 Génie Industriel CMP

DEBAYLE Johan CR Image Vision Signal CIS

DELAFOSSE David PR1 Sciences et génie des matériaux SMS

DESRAYAUD Christophe PR2 Mécanique et ingénierie SMS

DOLGUI Alexandre PR0 Génie Industriel FAYOL

DRAPIER Sylvain PR1 Mécanique et ingénierie SMS

FEILLET Dominique PR2 Génie Industriel CMP

FEVOTTE Gilles PR1 Génie des Procédés SPIN

FRACZKIEWICZ Anna DR Sciences et génie des matériaux SMS

GARCIA Daniel MR(DR2) Génie des Procédés SPIN

GERINGER Jean MA(MDC) Sciences et génie des matériaux CIS

GOEURIOT Dominique DR Sciences et génie des matériaux SMS

GRAILLOT Didier DR Sciences et génie de l'environnement SPIN

GROSSEAU Philippe DR Génie des Procédés SPIN

GRUY Frédéric PR1 Génie des Procédés SPIN

GUY Bernard DR Sciences de la Terre SPIN

HAN Woo-Suck CR Mécanique et ingénierie SMS

HERRI Jean Michel PR1 Génie des Procédés SPIN

KERMOUCHE Guillaume PR2 Mécanique et Ingénierie SMS

KLOCKER Helmut DR Sciences et génie des matériaux SMS

LAFOREST Valérie MR(DR2) Sciences et génie de l'environnement FAYOL

LERICHE Rodolphe CR Mécanique et ingénierie FAYOL

LI Jean-Michel Microélectronique CMP

MALLIARAS Georges PR1 Microélectronique CMP

MOLIMARD Jérôme PR2 Mécanique et ingénierie CIS

MONTHEILLET Frank DR Sciences et génie des matériaux SMS

MOUTTE Jacques CR Génie des Procédés SPIN

NEUBERT Gilles FAYOL

NIKOLOVSKI Jean-Pierre CMP

NORTIER Patrice PR1 SPIN

PIJOLAT Christophe PR0 Génie des Procédés SPIN

PIJOLAT Michèle PR1 Génie des Procédés SPIN

PINOLI Jean Charles PR0 Image Vision Signal CIS

POURCHEZ Jérémy CR Génie des Procédés CIS

ROBISSON Bruno CMP

ROUSSY Agnès MA(MDC) CMP

ROUSTANT Olivier MA(MDC) FAYOL

ROUX Christian PR CIS

STOLARZ Jacques CR Sciences et génie des matériaux SMS

TRIA Assia Ingénieur de recherche Microélectronique CMP

VALDIVIESO François MA(MDC) Sciences et génie des matériaux SMS

VIRICELLE Jean Paul MR(DR2) Génie des Procédés SPIN

WOLSKI Krzystof DR Sciences et génie des matériaux SMS

XIE Xiaolan PR1 Génie industriel CIS

YUGMA Gallian CR Génie industriel CMP

ENISE : Enseignants-chercheurs et chercheurs autorisés à diriger des thèses de doctorat (titulaires d’un doctorat d’État ou d’une HDR)

BERGHEAU Jean-Michel PU Mécanique et Ingénierie ENISE

BERTRAND Philippe MCF Génie des procédés ENISE

DUBUJET Philippe PU Mécanique et Ingénierie ENISE

FEULVARCH Eric MCF Mécanique et Ingénierie ENISE

FORTUNIER Roland PR Sciences et Génie des matériaux ENISE

GUSSAROV Andrey Enseignant contractuel Génie des procédés ENISE

HAMDI Hédi MCF Mécanique et Ingénierie ENISE

LYONNET Patrick PU Mécanique et Ingénierie ENISE

RECH Joël PU Mécanique et Ingénierie ENISE

SMUROV Igor PU Mécanique et Ingénierie ENISE

TOSCANO Rosario PU Mécanique et Ingénierie ENISE

ZAHOUANI Hassan PU Mécanique et Ingénierie ENISE

- 3 -

A ma mère

A ma femme

A ma famille

- 5 -

Remerciement

Je tiens tout d’abord à remercier les membres du jury : Mr Yvan Avenas et Mr Luc Fréchette

d’avoir lu et corrigé ce manuscrit, en permettant ainsi son enrichissement conséquent. Merci

également à Mr Karim Inal d’avoir accepté de présider la soutenance.

Je tiens ensuite à remercier Mr Andras Borbely, mon directeur de thèse. Ces trois années ont été très

enrichissantes pour moi, à travers nos discussions et mes déplacements ponctuels sur le site de

l’école des mines de Saint Etienne. Nos discussions ont permis de faire avancer ce projet dont le

domaine d’expertise est très étendu, et de l’orienter le plus pertinemment possible.

Mes remerciements vont ensuite à mes encadrants présents au CEA-Leti Grenoble et à

STMicroelectronics Crolles, François de Crécy, Perceval Coudrain, Jean-Philippe Colonna, Alexis

Farcy, et Vincent Fiori, sans oublier Haykel Ben-Jamaa. Cela a été un véritable plaisir et un

privilège de travailler à leurs côtés. Je les remercie pour leur encadrement scientifique et technique

sans relâche. Je leurs remercie également pour la lecture attentive et la correction de ce mémoire.

Vos commentaires, ainsi que vos recommandations, m’ont été d’un grand secours pour améliorer la

qualité de ce manuscrit. C’est avec le cœur lourd que je leur dis au revoir, dans l’espoir que des

projets communs nous réuniront dans nos futurs professionnels.

Je remercie au passage Mme Séverine Chéramy, chef du laboratoire Li3D, Jean Michailos, chef de

l’équipe 3D intégration et Clément Tavernier, chef de l’équipe TCAD, pour m’avoir accueilli dans

leurs équipes respectives.

Je tiens ensuite à remercier mes collègues du quotidien, qu’ils soient du CEA-Leti Grenoble, ou de

STMicroelectronics Crolles, pour leur bonne humeur et leur gentillesse quotidienne. Plus

particulièrement, je souhaite bon continuation à Rafael, Mario, Komi, Ossama et Louis Michel pour

la suite de leur thèse. Je remercie également Sébastien, Assawer, charlotte, Marion, Franck, Floria,

Jean Brun, Rémi(s), Amandine et Doudou.

Enfin, je remercie chaleureusement mes proches, à savoir ma femme, mes sœurs, mon frère et mes

beaux-parents qui m’ont toujours soutenu tout au long de la thèse, et en particulier lors de la

rédaction. J’ai une pensée affectueuse pour ma femme Seynabou qui m’a soutenu et supporté au

quotidien lors de ces trois années. J’espère pouvoir un jour le lui rendre.

- 7 -

Lexique :

3DI : Intégration tridimensionnelle

BEOL : Back-end of line, niveau de métallisation

BGA : Substrat, Ball Grid Array

Bottom die : Puce inférieure ou puce du bas

Bump, µ-bump : Plot et micro plot de soudure

Chuck : Support métallique des testeurs qui accueille les plaques

CMOS : Complementary Metal-Oxide-Semiconductor

Face-to-Back : Empilement qui permet d’avoir une des deux surfaces actives connectée à

l'arrière de l'autre

Face-to-Face: Empilement qui permet d’avoir les surfaces actives des puces l’une face à

l'autre

FinFet ou Tri-gate : Transistor à effet de champ à forme fin

Flip chip : Différents niveaux de puces sont retournés et connectés entre eux par

l’intermédiaire de TSV et de micro billes.

Hotspots : Points chauds

Interposer : Actif ou passif, se trouvant entre les puces et le BGA

M1, M2, M7 : 1er

, 2ème

et 7ème

niveau de métallisation

MOSFET : Transistor à effet de champ à grille isolée

Packaging : Mise en boîtier

PCB : Carte de test, Printed Circuit Board

Top die : Puce supérieure ou puce du haut

TSV : Through Silicon Via, via traversant le silicium

Underfill : Polymère de remplissage utilisé à des fins de fiabilité mécanique et

électrique.

Wafer : Plaque de silicium

WIOMING : Produit STMicroélectronics réalisé dans le même réticule que notre test

véhicule

Wire bond : Superposition de plusieurs niveaux de puces électroniques par

l’intermédiaire de fils externes à chaque puce

- 9 -

Tables des matières

Remerciement ...................................................................................................................... - 5 -

Lexique : ............................................................................................................................... - 7 -

Tables des illustrations : ................................................................................................... - 12 -

Introduction : ..................................................................................................................... - 19 -

Chapitre 1 : Introduction à l’Intégration 3D ................................................................. - 23 -

1.1. L’intégration 3D ........................................................................................................ - 24 -

1.1.1. Les technologies 3D .......................................................................................... - 25 -

1.1.1.1. Empilement sur Interposer 2 ,5D ........................................................... - 26 -

1.1.1.2. L’empilement 3D ................................................................................... - 29 -

1.1.1.3. La 3D Monolithique .............................................................................. - 33 -

1.1.2. Intégration des TSV ........................................................................................... - 34 -

1.1.3. Intérêt du 3D ...................................................................................................... - 36 -

1.1.3.1. Réduction des Interconnexions .............................................................. - 36 -

1.1.3.2. Intégration hétérogène ........................................................................... - 37 -

1.1.3.3. Diminution de la consommation............................................................ - 38 -

1.2. Challenges thermiques en 3D .................................................................................... - 39 -

1.3. Objectifs de la thèse ................................................................................................... - 44 -

1.4. Conclusion ................................................................................................................. - 46 -

1.5. Bibliographie ............................................................................................................. - 47 -

Chapitre 2 : Support de test thermique ......................................................................... - 51 -

2.1. Physique des capteurs de température ....................................................................... - 52 -

2.1.1. Capteur de type diode ........................................................................................ - 52 -

2.1.2. Capteur résistif .................................................................................................. - 55 -

2.2. Description de la puce ............................................................................................... - 58 -

2.2.1. Circuits électriques ............................................................................................ - 61 -

2.2.2. Dimensionnement des capteurs ......................................................................... - 64 -

2.2.3. Conception et dessin de la puce......................................................................... - 67 -

2.3. Etape de fabrication / Niveaux de test ....................................................................... - 70 -

2.4. Mise en boîtier ........................................................................................................... - 72 -

2.4.1. L’empilement sur substrat BGA ........................................................................ - 72 -

- 10 -

2.4.2. Test en boîtier .................................................................................................... - 73 -

2.4. Conclusion ................................................................................................................. - 76 -

2.5. Bibliographie ............................................................................................................. - 77 -

Chapitre 3 : Mesures Electriques ................................................................................... - 79 -

3.1. Mesures électriques .................................................................................................... - 80 -

3.1.1. Niveau plaque .................................................................................................... - 80 -

3.1.1.1. Conditions de test .................................................................................. - 83 -

3.1.1.2. Point de fonctionnement de la logique. ................................................. - 84 -

3.1.1.3. Calibrations ............................................................................................ - 88 -

3.1.1.4. Cartographie thermique ......................................................................... - 94 -

3.1.1.5. Impact de l’amincissement du silicium ............................................... - 100 -

3.1.1.6. Impact des TSV thermiques au niveau plaque .................................... - 102 -

3.1.2. Niveau package ............................................................................................... - 105 -

3.1.2.1. Conditions de test ................................................................................ - 105 -

3.1.2.2. Cartographie thermique ....................................................................... - 108 -

3.1.2.3. Impact de l’intégration 3D ................................................................... - 111 -

3.1.2.4. Impact du moulage .............................................................................. - 112 -

3.1.2.5. Impact des TSV thermiques, de la RDL et µ-bumps au niveau

boîtier ................................................................................................... - 113 -

3.2. Conclusion ............................................................................................................... - 115 -

3.3. Bibliographie ........................................................................................................... - 116 -

Chapitre 4 : Simulation et Modèles thermiques .......................................................... - 117 -

4.1. Méthode des Eléments finis ..................................................................................... - 118 -

4.2. Méthode des plans d’expériences ............................................................................ - 119 -

4.3. Homogénéisation ..................................................................................................... - 120 -

4.3.1. Approche théorique ......................................................................................... - 121 -

4.3.2. Application sur un TSV dans un bloc de silicium [8] ..................................... - 123 -

4.4. Modèle numérique au niveau plaque ....................................................................... - 126 -

4.4.1. Etude de sensibilité .......................................................................................... - 129 -

4.4.2. Validation du modèle ...................................................................................... - 134 -

4.5. Modèle numérique au niveau boîtier ....................................................................... - 137 -

4.5.1. Etude de sensibilité .......................................................................................... - 139 -

4.5.2. Validation du modèle ...................................................................................... - 143 -

4.6. Recommandations thermiques pour la conception 3D ............................................ - 145 -

- 11 -

4.6.1. Conception et partitionnement ........................................................................ - 145 -

4.6.2. Les paramètres du boîtier ................................................................................ - 146 -

4.6.3. Les interconnexions 3D ................................................................................... - 149 -

4.6.4. Impact de la variabilité de l’épaisseur du silicium sur la dissipation

thermique ......................................................................................................... - 151 -

4.7. Conclusion ............................................................................................................... - 154 -

4.8. Bibliographie ........................................................................................................... - 155 -

Conclusions finales et perspectives : ............................................................................. - 157 -

ANNEXES ........................................................................................................................ - 161 -

A1 : Capteur de température .......................................................................................... - 162 -

1. Thermocouple ...................................................................................... - 162 -

2. Thermistance ....................................................................................... - 163 -

3. Capteur de type transistor .................................................................... - 165 -

A2 : Les éléments finis .................................................................................................. - 168 -

1. Formulation des équations d’éléments finis ........................................ - 168 -

2. L’équation de transfert de la chaleur en éléments finis ....................... - 171 -

3. Organigramme d’un logiciel d’élément finis ....................................... - 175 -

A3 : Méthodes des plans d’expériences ........................................................................ - 176 -

1. Méthode de régression linéaire [19] .................................................... - 176 -

2. Analyse de la variance ......................................................................... - 177 -

A4 : Substrat BGA ......................................................................................................... - 178 -

A5 : PCB ........................................................................................................................ - 180 -

A6 : Socket .................................................................................................................... - 185 -

Communications Scientifiques : ..................................................................................... - 187 -

Abstract: ........................................................................................................................... - 191 -

Résumé : ........................................................................................................................... - 192 -

- 12 -

Tables des illustrations

Chapitre 1 : Introduction à l’Intégration 3D

Figure 1 : La Loi de "Moore" [3] .................................................................................. - 24 -

Figure 2 : Positionnement de la thématique de l’intégration 3D dans le contexte

présent et futur de l’industrie des semi-conducteurs ITRS 2005 [4] ............ - 25 -

Figure 3 : Vue en coupe a) d'un flip chip, la surface active est orientée vers le bas

et est connectée à la carte de test (PCB) avec des micro-billes de soudure

b) d'un wire bond, la surface active est orientée vers le haut et est

connectée au PCB par des fils [2]. ................................................................ - 27 -

Figure 4 : Schéma en coupe d'un système PoP [5] ........................................................ - 28 -

Figure 5 : Principe de l’empilement 2,5D ..................................................................... - 29 -

Figure 6 : Virtex 7 FPGA [7] ........................................................................................ - 29 -

Figure 7 : Collage direct Oxyde-Oxyde [8] .................................................................. - 30 -

Figure 8 : Collage Cuivre-Cuivre [9] ............................................................................ - 31 -

Figure 9 : Collage Plaque-to-Plaque par fusion d'oxyde [8] ......................................... - 31 -

Figure 10 : a) Empilement de six puces sur plaque. b) Coupe MEB d'un empilement

de puces. c) Image MEB d'un empiement de puces avec un zoom sur les

connections inter-puces (Bumps) [12] [13]. ................................................. - 32 -

Figure 11 : illustration d'une structure monolithique [14] .............................................. - 33 -

Figure 12 : Les différentes étapes de fabrication d'un TSV suivant le type de TSV

[17]. ............................................................................................................... - 34 -

Figure 13 : Procédé Bosch de gravure sur Silicium [18] ................................................ - 35 -

Figure 14 : Exemple d’évolution des délais dans un circuit numérique intégrés d’une

génération à la suivante (d’après [ITRS, 2009]) ........................................... - 36 -

Figure 15 : Distribution de la longueur des connexions verticales [25].......................... - 37 -

Figure 16 : Intégration hétérogène en 3D IC................................................................... - 38 -

Figure 17 : Nombre de répétiteurs par gate suivant les nœuds technologiques et en

fonction du nombre de couches [28] ............................................................ - 39 -

Figure 18 : Flux de chaleurs caractéristiques de systèmes fortement énergétiques [1] .. - 40 -

Figure 19 : Refroidissement par air appliqué sur un empilement 3D. ............................ - 41 -

Figure 20 : Feuille de route sur la dissipation de la puissance [Bar-cohen].................... - 43 -

- 13 -

Chapitre 2 : Support de test thermique

Figure 21 : Caractéristiques I(V) d'une thermo-diode à différentes températures. La

tension directe est 0,6 V à la température ambiante (25 °C), 0,75 V à -55

°C et 0,37 V à 150 °C [7].............................................................................. - 54 -

Figure 22 : Tension directe par rapport à la température de la diode Si pilotée par un

courent direct de 100 µA [7]......................................................................... - 55 -

Figure 23 : Illustration de détecteur de température résistif (RTD) et le

comportement en température de 3 thermistances par rapport à un RTD

[7]. ................................................................................................................. - 56 -

Figure 24 : Empilement 3D de la puce thermique .......................................................... - 58 -

Figure 25 : Coupes MEB de la puce thermique ............................................................. - 58 -

Figure 26 : Architecture des puces du haut et du bas ...................................................... - 59 -

Figure 27 : Distribution détaillée des barrettes dans les deux puces ............................... - 59 -

Figure 28 : Placement des cœurs chauffants et des capteurs sur la puce ........................ - 60 -

Figure 29 : Placement des capteurs (points verts) autour des éléments chauffants ........ - 60 -

Figure 30 : Schéma électrique du circuit logique des barrettes fonctionnelles avec la

matrice des capteurs et les éléments chauffants. .......................................... - 61 -

Figure 31 : Schéma électrique de la matrice des capteurs en détail. .............................. - 61 -

Figure 32 : Schéma électrique de la barrette de calibration des capteurs de la puce

thermique. ..................................................................................................... - 62 -

Figure 33 : Schéma électrique de la barrette de calibration des capteurs THSENS. ...... - 63 -

Figure 34 : Schéma électrique des éléments chauffants en détail sur une barrette. ........ - 63 -

Figure 35 : Réponse en tension d’une diode alimentée par un courant constant à T

variant de 0 à 100 °C. Le courant I varie de 1 à 5 µA avec un pas de 1

µA. La sensibilité se détériore de -1,64 mV/K à -1,47 mV/K pour un

courant 1 à 5 µA. .......................................................................................... - 64 -

Figure 36 : Réponse en tension de 3 systèmes alimentés avec un courant constant de

1 µA pour une température variant de 0 à 100°C. Courbe du bas : diode

seule, 2 courbes du haut confondues pour diode + transistors MOS de

contrôle et diode + transistors MOS de contrôle + Résistance parasite. ...... - 65 -

Figure 37 : Réponse en tension de 3 systèmes alimentés avec un courant constant de

5 µA pour une température variant de 0 à 100°C. Courbe du bas : diode

seule, 2 courbes du haut confondues pour diode + transistors MOS de

contrôle et diode + transistors MOS de contrôle + Résistance parasite. ...... - 65 -

Figure 38 : Dimensionnement retenu pour le capteur en option faible puissance .......... - 67 -

Figure 39 : Architecture d’un capteur formé par une diode et 2 transistors d’accès....... - 68 -

Figure 40 : Architecture de 8 cœurs chauffants placés dans une barrette de 24 plots ... - 69 -

Figure 41 : Architecture du compteur de 1 à 128 et les cellules standards de la

technologie ST CMOS65 utilisées. .............................................................. - 69 -

Figure 42 : Architecture d’un décodeur de 8 lignes (ou colonnes) pour une matrice de

8x8 = 64 capteurs .......................................................................................... - 70 -

- 14 -

Figure 43 : Plaque non-amincie testée en face avant sur plot d’aluminium ................... - 70 -

Figure 44 : Plaque amincie testé en face arrière sur la couche de redistribution (RDL) - 71 -

Figure 45 : Testeur S300 (à gauche), et Support métallique (à droite) ........................... - 71 -

Figure 46 : Empilement 3D des deux puces au niveau « package » ............................... - 72 -

Figure 47 : Vue de dessus optique a) de la puce du bas sur BGA b) de la puce du

haut sur celle du bas sur BGA. ..................................................................... - 72 -

Figure 48 : Carte de test PCB .......................................................................................... - 73 -

Figure 49 : Banc de Test ................................................................................................. - 74 -

Figure 50 : Interface du programme Labview® pour la cartographie thermique ........... - 75 -

Chapitre 3 : Mesures Electriques

Figure 51 : Emplacement des puces thermiques par rapport aux autres contributions .. - 80 -

Figure 52 : Distribution des plots sur une barrette .......................................................... - 81 -

Figure 53 : Dimensionnement des barrettes .................................................................... - 82 -

Figure 54 : Carte à pointes .............................................................................................. - 83 -

Figure 55: Protocole de mesure ...................................................................................... - 83 -

Figure 56 : Schéma d'un capteur piloté par deux transistors ........................................... - 84 -

Figure 57 : Mesure du courant aux bornes des capteurs pour VDD = 0,6 V, VSRC =

0,7 V et CLK = 1 Hz à la température ambiante TAMB = 25 °C ................... - 85 -

Figure 58 : Mesure du courant aux bornes des capteurs pour VDD = 0,5 V, VSRC =

0,7 V et CLK = 1 Hz à la température ambiante TAMB = 25 °C ................... - 86 -

Figure 59 : Mesure du courant aux bornes des capteurs pour VDD comprise entre

0,2 V et 0,4 V, VSRC = 0,7 V et CLK = 1 Hz à la température ambiante

TAMB = 25 °C ................................................................................................ - 87 -

Figure 60 : Mesure du courant aux bornes des capteurs pour VSRC comprise entre 0,3

V et 0,6 V, VDD = 0,4 V et CLK = 1 Hz à la température ambiante TAMB

= 25 °C .......................................................................................................... - 88 -

Figure 61 : Variation de la tension aux bornes des capteurs en fonction de la

température suivant plusieurs cycles de mesure sur la puce du haut avec

une épaisseur de silicium de 775 µm. ........................................................... - 89 -

Figure 62 : Variation de la tension aux bornes d’un capteur en fonction de la

température pour un courant ISRC de 1µA. ................................................... - 89 -

Figure 63 : Variation de la tension aux bornes des capteurs en fonction de la

température suivant plusieurs cycles de mesure sur la puce du bas avec

une épaisseur de silicium de 775 µm ............................................................ - 91 -

Figure 64 : Variation du courant de drain vs. Tension de drain pour plusieurs

tensions de grille. .......................................................................................... - 93 -

Figure 65 : Variation du courant de grille vs. Tension de grain pour plusieurs

tensions de drain. .......................................................................................... - 93 -

- 15 -

Figure 66 : Plaque non-amincie testé en face avant sur plot aluminium avec une

épaisseur de silicium de 775 µm ................................................................... - 94 -

Figure 67 : Exemple de cartographie de la température avec un chauffage sur un seul

cœur chauffant (Mesure) Vue 3D. ................................................................ - 97 -

Figure 68 : Exemple de cartographie de la température avec un chauffage sur un seul

cœur chauffant (Mesure) Vue 2D. ................................................................ - 98 -

Figure 69 : Profil de température à différente puissance dissipée sur silicium non

aminci (775 µm). .......................................................................................... - 99 -

Figure 70 : Température à 50 µm de distance du point chaud en fonction de la

puissance dissipée sur silicium non aminci (775 µm). ................................. - 99 -

Figure 71 : Plaque amincie testé en face arrière sur la ligne de redistribution RDL .... - 100 -

Figure 72 : Profil de température à différentes puissances: comparaison plaque

amincie (80 µm) / non amincie (775 µm). .................................................. - 101 -

Figure 73 : Température à 50 µm du point chaud à différentes puissances:

comparaison plaque amincie/non amincie .................................................. - 101 -

Figure 74 : Résistance thermique sur plaques amincie (80 µm) et non amincie (775

µm) en fonction de la distance au point chaud. .......................................... - 102 -

Figure 75 : Schéma en coupe de puce du bas au niveau plaque amincie ...................... - 103 -

Figure 76 : Vue de dessus de la puce du bas avec description des 2 barrettes testées :

Sans TSV et Avec TSV. ............................................................................. - 103 -

Figure 77 : Placement des TSV autour des éléments chauffants sur une barrette ........ - 104 -

Figure 78 : Profil de température avec et sans TSV autour des éléments chauffants. .. - 104 -

Figure 79 : Empilement 3D de la puce thermique ........................................................ - 105 -

Figure 80 : Mesure d'une résistance R sur la puce du haut à partir du PCB ................. - 106 -

Figure 81 : Caractérisation I(V) d'un capteur pour différentes températures ................ - 107 -

Figure 82 : Répétabilité des mesures sur plusieurs cycles ............................................ - 108 -

Figure 83 : Comparaison entre les profils de température pour une configuration de

point chaud et de température moyenne élevée. ......................................... - 109 -

Figure 84 : Profil de température dans les deux puces suivant un chauffage dans la

puce du haut (300 mW) .............................................................................. - 110 -

Figure 85 : Profil de température dans les deux puces suivant un chauffage dans la

puce du bas (300 mW) ................................................................................ - 110 -

Figure 86 : Profil de température dans les deux puces suivant un chauffage dans les

deux puces (150 mW sur la puce du haut + 150 mW sur la puce du bas) .. - 111 -

Figure 87 : Mesure de l'impact thermique de la technologie 3D sur la température

maximale..................................................................................................... - 112 -

Figure 88 : Profil de température dans les deux puces avec et sans moulage ............... - 113 -

Figure 89 : Vue de dessus de la puce du bas avec description des trois barrettes

testées : Sans TSV, Avec TSV seuls et Avec TSV + RDL + µ-Bumps. .... - 114 -

- 16 -

Chapitre 4 : Simulation et Modèles thermiques

Figure 90 : Mesure de la température dans les deux puces des trois barrettes testées :

Sans TSV, Avec TSV seuls et Avec TSV + RDL + µ-Bumps. .................. - 114 -

Figure 91 : Domaine périodique.................................................................................... - 122 -

Figure 92 : Vue en perspective et maillage d'un quart de TSV en cuivre, de la couche

isolante en SiO2 et du silicium. .................................................................. - 123 -

Figure 93 : Exemple de cartographie de la température pour un flux de chaleur latéral- 124 -

Figure 94 : Conductivité latérale équivalente en fonction des paramètres du TSV ...... - 125 -

Figure 95 : Conductivité axiale équivalente en fonction des paramètres du TSV ....... - 126 -

Figure 96 : Empilement de la puce au niveau plaque (Si non-aminci) ......................... - 126 -

Figure 97 : Model FEM et maillage au niveau plaque et un zoom au niveau puce ...... - 127 -

Figure 98 : Exemple de cartographie de la température sur la puce top en excitant un

élément chauffant........................................................................................ - 128 -

Figure 99: Température des capteurs dans le silicium en fonction du paramètre de

l'ellipse pour chaque point de simulation ................................................... - 130 -

Figure 100 : Comparaison entre les points de simulation du plan d’expériences et les

points prédits par notre modèle................................................................... - 131 -

Figure 101 : Distribution de l'indice de Sobol ................................................................ - 132 -

Figure 102 : Comportement du paramètre de sortie par rapport à l’inverse de

l’épaisseur du silicium et du paramètre ellipse ........................................... - 133 -

Figure 103 : Corrélation mesures / Simulations pour la détermination des conditions

aux limites. .................................................................................................. - 135 -

Figure 104 : Corrélation entre les mesures et les simulations au niveau plaque ............. - 136 -

Figure 105 : Mesures vs. Simulations sur silicium aminci et non-aminci ...................... - 136 -

Figure 106 : Empilement de la puce thermique .............................................................. - 137 -

Figure 107 : Modèle numérique 3D : maillage et exemple de cartographie thermique

avec un chauffage sur la puce du haut. ....................................................... - 138 -

Figure 108 : Distribution du terme carré moyen (mean square) sur la température

maximale de la puce du bas. ....................................................................... - 140 -

Figure 109 : Corrélation entre mesures et simulations dans la configuration d'un

chauffage dans la puce haut. ....................................................................... - 143 -


chauffage dans la puce du bas. ................................................................... - 144 -


chauffage dans les deux puces. ................................................................... - 144 -

Figure 112 : Effet de la surface du point chaud sur la température : La puissance est

appliquée sur un seul point chaud vs sur 8 points chauds. ......................... - 145 -

Figure 113 : Profil de température dans les puces du haut et du bas avec et sans

moulage dans la configuration d'un chauffage dans la puce bas avec une

puissance dissipée de 300 mW. .................................................................. - 146 -

- 17 -

Figure 114 : Impact de la conductivité thermique du moulage dans la configuration

d'un chauffage dans la puce du haut avec une puissance dissipée de 300

mW. ............................................................................................................ - 147 -

Figure 115 : Profil de température dans les deux puces du haut et du bas pour deux

épaisseurs de la puce du haut 100 et 400 µm dans la configuration d'un

chauffage dans la puce du haut avec une puissance dissipée de 300 mW. . - 148 -

Figure 116 : Profil de température dans les deux puces du haut et du bas sur deux

épaisseurs de la puce du bas 50 et 200 µm dans la configuration d'un

chauffage dans la puce du bas avec une puissance dissipée de 300 mW. .. - 148 -

Figure 117 : Cartographie de la température sur deux épaisseurs de la puce du bas 50

et 200 µm dans la configuration d'un chauffage dans la puce du bas avec

une puissance dissipée de 300 mW. ........................................................... - 149 -

Figure 118 : Cartographie de température a) sans TSV, b) avec TSV et c) avec TSV +

µBumps + RDL autour d’un point chaud dans la configuration d'un

chauffage dans la puce bas avec une puissance dissipée de 300 mW. ....... - 150 -

Figure 119 : Cartographie des flux de chaleur autour des éléments chauffants dans

deux configurations sans TSV et avec TSV + µBumps + RDL dans la

configuration d'un chauffage dans la puce bas avec une puissance

dissipée de 300 mW. ................................................................................... - 151 -

Figure 120 : mesure d’épaisseur de silicium après amincissement par interférométrie

infra-rouge (FRT) ....................................................................................... - 152 -

Figure 121 : Cartographies de la température sur les deux configurations : bumps au

périphérique et forte densité de bumps en-dessous du point chaud et dans

la configuration d'un chauffage dans la puce du bas avec une puissance

dissipée de 300 mW. ................................................................................... - 153 -

Annexes :

Figure 122 : Schéma d'un thermocouple ......................................................................... - 162 -

Figure 123 : Caractéristique thermique d’une thermistance à coefficient négatif et

positif par rapport à un métal [17]. ............................................................. - 164 -

Figure 124 : (a) Variation de la tension base-émetteur VBE en fonction de la

température. (b) Variation de la sensibilité par rapport à un écart de

procédé. (c) Variation de la température en fonction de la différence de

tension base-émetteur de deux densités de courant de collecteur ΔVBE

[20]. ............................................................................................................. - 166 -

Figure 125 : Génération d'un ΔVBE en utilisant (a) un seul ou (b) deux transistors

PNP connectés en substrats [8]. .................................................................. - 167 -

Figure 126 : Comparaison entre une solution exacte et une solution par élément finis

[13] .............................................................................................................. - 169 -

Figure 127 : La tension de la barre unidimensionnelle soumis à une charge répartie et

une charge concentrée................................................................................. - 171 -

Figure 128 : Organigramme d’un logiciel éléments finis ............................................... - 175 -

- 18 -

- 19 -

Introduction :

On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des

fonctionnalités plus avancées qui dépassent le cadre de la communication, transformant le

système en un outil de divertissement, de bureautique et de services divers. Cette

complexification des systèmes électroniques nomades nécessite une augmentation de la

puissance de calcul des puces électroniques, ce qui peut se traduire soit par l’utilisation d’une

technologie CMOS (Complementary Metal-Oxide-Semiconductor) plus avancée, soit par une

technique appelée intégration tridimensionnelle (3D). Cette technique consiste à empiler

verticalement plusieurs puces électroniques avec des interconnexions traversant le silicium,

connues sous le nom de Vias traversants (Through-Silicon Vias (TSV)). Cette technologie

connait un essor considérable à travers le monde en raison de ses nombreux avantages en

termes de performance, densité d’intégration, coût et consommation.

- 20 -

L’empilement 3D des puces électroniques engendre une augmentation de la densité de

puissance totale dissipée par unité de surface. Cette puissance, résultant essentiellement de

l’effet joule dans les transistors et interconnexions, est une source de chaleur qui contribue à

l’augmentation de la température globale de la puce. De plus, les parties de la puce exécutant

des opérations intenses risquent de former des points chauds localisés, dont la température

extrême peut contribuer à un vieillissement accéléré de la puce, mais aussi à endommager la

puce de façon irréversible. Ces points chauds sont encore plus critiques dans les architectures

3D.

Dans un empilement 3D utilisant des TSV (ou autres connectiques verticales), la chaleur

circule non seulement au sein d’une puce, mais aussi entre les puces à travers les TSV, dont

les matériaux facilitent la conduction thermique. Il se crée alors des échanges thermiques

entre les différentes puces de l’empilement. Le profil thermique des puces sera donc modifié

ainsi que la température des points chauds critiques en fonction de la disposition des TSV, de

la géométrie de l’empilement (taille, épaisseur), des propriétés thermiques des matériaux, et

du système de refroidissement.

Ce travail portera sur l’étude des profils thermiques et la localisation des points chauds par

des simulations numériques et des mesures expérimentales sur silicium. Il portera aussi sur

l’identification des matériaux critiques dans l’empilement et du boîtier, ainsi que

l’optimisation géométrique des circuits électriques en tenant compte de ces facteurs.

La thèse comporte ainsi 4 grands chapitres :

Dans le premier chapitre seront introduites les différentes technologies autour de

l’intégration 3D ainsi que l’intégration dite « 2,5D ». Les problèmes thermiques posés

par ces technologies seront abordés. Puis nous exposerons les différents objectifs de

cette thèse, les tâches pour y parvenir et les méthodologies utilisées.

Dans le chapitre 2 sera présenté le véhicule de test qui a été conçu pour cette étude.

Nous commencerons par la physique sur laquelle repose la conception des capteurs de

température, puis la conception des puces ainsi que ses circuits électriques. Les

différentes étapes de fabrication et niveaux de test seront présentés jusqu’à l’étape de

mise en boîtier. Nous décrirons également la carte de test conçue pour le pilotage de

la puce en boîtier.

Les mesures électriques effectuées sur le véhicule de test seront présentées dans le

troisième chapitre. Dans un premier temps, les conditions optimales d’utilisation des

différents éléments du circuit seront déterminées avant la calibration des capteurs et

des éléments chauffants. Nous réaliserons alors des cartographies de températures aux

différents niveaux de test et ce suivant plusieurs scénarios de chauffage.

- 21 -

Le dernier chapitre, sera consacré à la présentation des modèles numériques. Les

simulations seront comparées aux mesures expérimentales effectuées sur les différents

empilements. Les paramètres des simulations (propriétés matériaux, conditions aux

limites…) seront adaptés pour s’accorder aux données expérimentales et obtenir ainsi

des modèles calibrés et prédictifs. Cette étape permettra ensuite de mener une étude de

sensibilité des simulations et en déduire les paramètres les plus contraignants

correspondant aux matériaux et aux géométries critiques.

L’objectif final est de proposer des recommandations thermiques pour les concepteurs.

La thèse s’inscrit dans le cadre d’une collaboration tripartie entre le CEA-LETI de Grenoble,

l’Ecole des Mines de St Etienne, et STMicroelectronics à Crolles. Ces travaux ont été

financés grâce au "Programme d'Investissements d'Avenir, IRT Nanoelec" ANR-10-AIRT-05.

- 22 -

- 23 -

Chapitre 1 :

Introduction à

l’Intégration 3D

Dans ce chapitre sera présenté le contexte de la thèse. Les différentes technologies

autour de l’intégration 3D (3DI) seront décrites en allant de la technologie 2,5D « Interposer »

à l’empilement 3D. Les bénéfices de l’intégration 3D sur la performance des circuits seront

détaillés en trois parties : la réduction des interconnexions entre puces, la réduction de la

consommation et l’intégration hétérogène. Ensuite nous introduirons les problèmes

thermiques qui en résultent et leurs impacts sur le bon fonctionnement des circuits

électroniques. Enfin nous exposerons les différents objectifs et taches de la thèse, en

présentant les outils, supports, et méthodologies utilisés tout au long de cette thèse.

- 24 -

1.1. L’intégration 3D

L’intégration tridimensionnelle (3DI) a suscité beaucoup d'intérêt ces dernières années

comme un moyen d'améliorer efficacement les performances tout en miniaturisant les circuits

intégrés (IC). Elle consiste à empiler plusieurs dispositifs sous forme de couches planaires

séparées par des distances micrométriques et connectées avec des interconnexions verticales

réduites [1]. Cette introduction traite d’abord des problèmes dont souffrait la technologie

classique (2D) à savoir la miniaturisation des dispositifs, la limitation de puissance, les délais

d'interconnexion, et la complexité de la conception. Nous verrons ensuite la façon dont la 3D

peut résoudre un grand nombre de ces questions.

La loi de Moore a été le pilote le plus puissant pour le développement de l'industrie de la

microélectronique dans les 44 dernières années. On notera que la mémoire dynamique à accès

aléatoire (DRAM) a fait mieux que la loi de Moore, c'est à dire, le nombre de points mémoire

sur une puce DRAM double environ tous les 18 mois. Cette loi met l'accent sur les

dimensions critiques (la lithographie) et l'intégration (en 2D) de toutes les fonctions sur une

même puce par l'intermédiaire de System-on-Chip (SoC) [2].

Aujourd’hui, l’intégration 3D offre au monde de la microélectronique la perspective d’aller

au-delà de la Loi de Moore qui prédit empiriquement le doublement tous les deux ans du

nombre de transistors (Figure 1) avec :

Figure 1 : La Loi de "Moore" [3]

- 25 -

La poursuite de la miniaturisation dite More Moore, qui consiste à continuellement

décroître les dimensions des composants élémentaires ; cette tendance se rapporte,

pour une époque donnée, à la dimension minimale, ou nœud, atteinte par la

technologie. Actuellement, l’industrie atteint le nœud 14 nanomètres (Figure 2).

Et en parallèle, la voie de la diversification dite More than Moore, qui définit la

tendance à intégrer de plus en plus de fonctionnalités différentes dans une même

puce, indépendamment du degré de miniaturisation (Figure 2).

Figure 2 : Positionnement de la thématique de l’intégration 3D dans le contexte présent et futur de

l’industrie des semi-conducteurs ITRS 2005 [4]

1.1.1. Les technologies 3D

Les technologies 3D apparaissent donc comme une solution prometteuse permettant de

continuer la miniaturisation des puces électroniques tout en intégrant plus de fonctionnalités.

Elles s’opposent aux technologies planaires et possèdent différentes significations selon leur

domaine d’application. Les transistors peuvent être réalisés dans les technologies 3D comme

cela est le cas pour les transistors silicium sur isolant (SOI), les transistors « FinFet » et les

transistors « Tri-Gate ». En l’occurrence, les transistors « Tri-Gate » sont aussi appelés

transistors 3D [2].

Cependant, ils ne sont pas le seul domaine de la microélectronique utilisant les technologies

3D, les circuits intégrés peuvent également être conçus avec ces technologies.

- 26 -

Parmi eux, on peut en citer trois adaptés respectivement à l’intégration à moyenne, haute et

très haute densité d’interconnexions, respectivement :

L’empilement sur Interposer (2,5D ou 3D-WLP (Wafer Level Packaging))

L’empilement 3D de puces (3D Stacking ou 3D-IC)

L’intégration 3D dite monolithique

Les trois empilements seront présentés dans les points qui suivent. Par la suite, dans le cadre

de cette thèse, nous nous consacrerons uniquement sur les empilements 3D de puces.

1.1.1.1. Empilement sur Interposer 2 ,5D

L’empilement de plusieurs circuits en trois dimensions est un concept déjà utilisé depuis de

nombreuses années. En effet, l’association tridimensionnelle effectuée par collage ou

bonding, tels que les System-in-Package (SiP) ou encore les systèmes hétérogènes Package-

on-Package (PoP), est largement répandue dans la conception de circuits logiques

programmables (Field Programmable Gate Array – FPGA) [5].

Les SiP se situent sur l’axe More Than Moore, et sont des systèmes électroniques intégrés, qui

associent au sein d’un même boîtier des structures hétérogènes à la différence du System-on-

Chip (SoC) qui est limité à des systèmes de même nature technologique. Ainsi, il est possible

de retrouver dans un même SiP des composants hétérogènes comme des microsystèmes

électromécaniques (MEMS), des composants radiofréquences (RF), des biopuces, etc. Ce

dispositif d’intégration hétérogène dans les systèmes compacts est un facteur clé pour une

grande variété de domaines d’application tels que la communication, l’automobile,

l’environnement, la sante, la sécurité et le divertissement.

De plus, ce type de composant propose un gain de place considérable comparé au SoC

puisque celui-ci est constitué de systèmes empilés les uns sur les autres, et connectés à travers

des interconnexions utilisant soit la technique « Flip Chip » (Figure 3a) ou la technologie

filaire dite « Wire-Bonding » (Figure 3b) [2]. Dans le cadre de la technologie « Flip Chip »,

différents niveaux de puces sont retournés et connectés entre eux par l’intermédiaire de TSV

(Though Silicon Via) et de micro billes. Enfin, la technique « Wire-Bonding »

majoritairement utilisée par l’industrie microélectronique, permet la superposition de

plusieurs niveaux de puces électroniques par l’intermédiaire de fils externes à chaque puce,

mais nécessite ainsi un volume considérable et complexe lors de la connexion de plusieurs

niveaux.

- 27 -

Figure 3 : Vue en coupe a) d'un flip chip, la surface active est orientée vers le bas et est connectée à la

carte de test (PCB) avec des micro-billes de soudure b) d'un wire bond, la surface active est orientée vers

le haut et est connectée au PCB par des fils [2].

Des circuits intégrés utilisant les avantages de l’approche More Moore (la miniaturisation) et

de l’approche More than Moore (la diversification) peuvent être envisagés grâce à l’utilisation

de l’intégration tridimensionnelle.

Ce choix technologique offre de nombreux avantages. Tous d’abord, des circuits mixtes

analogiques / numériques sont intégrables. Ensuite, des blocs fonctionnels déjà conçus pour

d’autres systèmes sont réutilisables, ce qui réduit les délais de commercialisation. Le coût de

développement est minimisé en raison de la simplification du procédé de fabrication. Enfin,

les dimensions sur le circuit imprimé sont réduites et la hauteur du composant est inférieure à

celle obtenue par la méthode d’intégration « Package-on-Package » PoP.

Le PoP (Figure 4) est une méthode d’assemblage de circuit intégré qui combine le boîtier de

la logique et celle de la mémoire sur le Ball Grid Array (BGA). Deux modules au moins sont

montés les uns au-dessus les autres, c'est à dire empilés avec une interface standard pour

acheminer les signaux entre eux. Cela permet une densité de composants plus élevée dans les

dispositifs, tels que les téléphones mobiles, les assistants numériques personnels (PDA) et les

appareils photo numériques.

Deux configurations largement utilisées existent pour les PoP:

Empilement pur de mémoire: deux ou plusieurs boîtiers de mémoire sont empilés

les uns sur les autres

Empilement mixte logique-mémoire: le boîtier de la logique (CPU) en dessous, et

le boîtier de la mémoire au-dessus. Par exemple, le boîtier du dessous peut être un

processeur d'application pour un téléphone mobile.

La technique du PoP essaie de combiner les avantages d’assemblage traditionnel avec les

avantages des techniques d’empilement de puces, tout en évitant leurs inconvénients.

- 28 -

Figure 4 : Schéma en coupe d'un système PoP [5]

L'avantage le plus évident est le gain de place sur les cartes mères. Le PoP utilise beaucoup

moins de surface sur une carte de test, presque aussi peu que l’empilement de puces.

Électriquement, le PoP offre des avantages en réduisant la longueur des lignes

d’interconnexion entre les différentes parties fonctionnant en interaction, comme entre un

contrôleur et la mémoire. Cela donne une meilleure performance électrique des appareils, de

plus, le routage plus court des interconnexions entre les circuits donne une propagation du

signal plus rapide et réduit le bruit et la diaphonie.

L’intégration 2,5D concerne les connexions de type « plots », c’est-à-dire les entrées et sorties

d’un système électronique comme l’alimentation, la masse, les signaux logiques (par exemple

la fréquence d’horloge) et vise à connecter les diverses puces au même boîtier.

Un « interposer » (Figure 5) peut être passif ou bien actif, et est positionné entre le substrat

BGA du système et les différentes puces. Cet interposer est connecté à la couche active des

puces par des connexions verticales dites TSV (Through Silicon Via). L’utilisation de TSV de

grande dimension parait intéressante pour reporter les connexions d’une face vers une autre

sans passer par un câble externe à la puce (système de « Wire-Bonding »). Les différents

modules des différentes puces sont ensuite interconnectés par les pistes de métal de

l’interposer. Les interconnexions opérées par les TSV et les pistes de métal de

l’interposer sont bien plus performantes que celles utilisées par les SiP ou PoP. Ainsi avec

l’utilisation de l’interposer, la consommation électrique diminue, les performances du système

s’accroissent et la densité d’intégration augmente par rapport aux solutions présentées

précédemment.

En outre, cette technologie est dite mature puisque des composants de types « imageurs »

utilisant cette technologie d’intégration sont largement utilisées dans les téléphones mobiles

de marques BlackBerry et Nokia™, et en 2010 la société Xilinx a annoncé que leur FPGA

Virtex est fabriqué en technologie 2,5D (Figure 6) [6].

- 29 -

Figure 5 : Principe de l’empilement 2,5D

Figure 6 : Virtex 7 FPGA [7]

1.1.1.2. L’empilement 3D

Dans le point précédent, nous avons parlé d’empilement en boîtier. Il est alors important de

noter que l'empilement 3D comprend généralement l'empilement au niveau du silicium.

L’intégration tridimensionnelle désigne une famille de technologies qui permettent

l'empilement de couches de silicium actif avec des connexions verticales entre elles. Il existe

trois approches pour un empilement 3D : le collage puce à puce (Die-to-Die), puce à plaque

(Die-to-Wafer) et plaque à plaque (Wafer-to-Wafer).

Chacune de ces approches est livrée avec des avantages et des limites. Dans chaque type de

procédé de collage, il existe une option d’empilement qui permet d’avoir les surfaces actives

des puces l’une face à l'autre, c'est à dire F2F (Face to Face), ou une des deux connectée à

l'arrière de l'autre, c'est à dire F2B (Face to Back). Cependant, les travaux présentés dans cette

thèse ont porté sur l'approche F2B.

- 30 -

Collage Plaque-à-Plaque :

Le collage plaque à plaque implique généralement des assemblages entre plaques par des

liaisons métalliques ou d'oxyde. Un exemple de collage plaque à plaque est représenté sur la

figure 7 [8]. Le collage plaque à plaque est particulièrement bien adapté aux applications de

faible dimension de la gamme de 1-10 µm. Cette approche nécessite à la fois la même taille

de puce sur les deux plaques et, pour être viable économiquement, des rendements

relativement élevés. Si un amincissement est effectué après le collage, un support temporaire

n'est pas nécessaire, ce qui élimine les étapes de processus associées à sa fixation et à son

retrait. Si un amincissement est effectué avant le collage, il nécessitera l'utilisation d'un

support temporaire. Dans les deux cas, cependant, de grandes variations dans la topographie

des plaques finies peuvent gravement limiter l'utilisation du collage plaque à plaque.

Figure 7 : Collage direct Oxyde-Oxyde [8]

Pour la mise en œuvre du collage, plusieurs méthodes sont disponibles comme le collage

métal sur métal, oxyde sur oxyde ou un collage dit hybride avec des zones de collage métal-

métal et des zones oxyde-oxyde, que l’on distinguera du collage au moyen d’un adhésif de

type polymère. Le collage avec adhésif est généralement un collage temporaire qui permet de

réaliser des étapes technologiques sur plaque amincie alors que le collage hybride est un

collage permanent. Le collage temporaire est uniquement mécanique, alors que le collage

hybride permet une connexion mécanique et électrique entre les plaques, le plus souvent en

cuivre. Dans le collage hybride, l’alignement des plaques est le paramètre clé pour atteindre

une haute densité d'interconnexion [9]. Un recuit, entre 200 et 400°C pour le collage cuivre-

cuivre (Figure 8), permet ensuite de fiabiliser les interconnexions métalliques en activant la

diffusion du cuivre entre les deux plots. Le collage cuivre-cuivre (Cu-Cu) peut nécessiter des

pressions de plus de 50 MPa. L’autre matériau couramment utilisé pour le collage des métaux

est l'or (Au) qui pour la thermo-compression nécessite des pressions de l’ordre de 10 MPa.

Cependant, il peut être recuit à une température inférieure à celle du Cuivre [10], le procédé

de collage (Au-Au) est plus rapide que celui du cuivre (Cu-Cu).

- 31 -

Figure 8 : Collage Cuivre-Cuivre [9]

Collage puce à puce :

Le collage puce à puce (Figure 9) a un débit beaucoup plus faible que le collage plaque à

plaque, mais il n'est pas limité par les différences de taille des puces, ni par la taille de la

plaque, ou le rendement individuels des plaques. Cette méthode peut être utilisée pour

assembler des puces déjà testées (Known Good Die (KGD)), ce qui assure un rendement plus

élevé après l'assemblage final [11].

Le collage puce à puce a l'avantage d'être moins sensible aux variations topographiques d’une

plaque, car la zone de collage est considérablement plus petite que dans le collage plaque à

plaque. Ce procédé n'affecte pas le procédé de fabrication du silicium. Cependant, cette

approche a besoin de support temporaire parce que le silicium est généralement aminci en

dessous de 100 µm, avant qu'il ne soit assemblé. En outre, l'approche puce à puce peut

ressembler de plus près aux pratiques de montage de puces standards. Bien que la prise en

compte des puces déjà testées soit souhaitée pour un rendement élevé après assemblage, il

n'est pas toujours possible de faire des tests complets au niveau des plaque.

Figure 9 : Collage Plaque-to-Plaque par fusion d'oxyde [8]

- 32 -

Une autre différence essentielle entre le collage au niveau plaque et le collage au niveau de la

puce est la profondeur des TSV.

Collage puce à plaque :

Une autre méthode prometteuse est le collage puce à plaque dans lequel de multiples puces

sont empilées sur une seule plaque et ensuite assemblées simultanément. Cela donne un

avantage énorme à deux égards : l'utilisation de puces déjà testées, et l'efficacité acquise en

faisant un collage de groupe (Figure 10). Cependant, la planarisation de la puce empilée est

obligatoire pour une bonne utilisation de cette méthode. Un processus par lequel la plaque de

destination est remplie avec des puces déjà testées sur le dessus contenant des TSV est

présenté sur la Figure 10b [12] [13].

Figure 10 : a) Empilement de six puces sur plaque. b) Coupe MEB d'un empilement de puces. c) Image

MEB d'un empiement de puces avec un zoom sur les connections inter-puces (Bumps) [12] [13].

L’empilement de puces réalisés avec les TSV réduit les parasites RLC (résistance, inductance,

capacité), offre de meilleures performances et un plus haut niveau d’intégration tout en étant

moins énergivores que les technologies SiP ou PoP. La densité d’intégration y est également

plus élevée que dans le 2,5D et le cycle de conception plus court que l’empilement sur

interposer. En revanche, dans ces systèmes les inconvénients thermiques sont plus récurrents

et la gestion de la distribution de l’alimentation devient plus complexe. C’est pourquoi, le

choix d’une technologie 2,5D ou 3D est le fruit d’un compromis entre le coût, les

performances, la consommation et le facteur de forme. A l’heure actuelle, il est plus

avantageux d’utiliser le 2,5D pour les applications telles que les FPGA, les unités centrales de

- 33 -

traitement (CPU), les processeurs graphiques (GPU) alors que les technologies 3D sont plus

avantageuses dans les applications de basse consommation telles que les Smartphones ou les

systèmes de communication sans fil ou pour la réalisation de mémoires à très haute densité.

1.1.1.3. La 3D Monolithique

Contrairement aux deux approches précédemment décrites qui consistent à empiler plusieurs

circuits planaires les uns sur les autres, l’intégration 3D de très haute densité vise

l’empilement de plusieurs niveaux de transistors interconnectés par un seul empilement

d’interconnexions (BEOL). L’intégration 3D monolithique est réalisée à l’échelle d’une seule

plaque où deux niveaux de composants sont réalisés l’un après l’autre et interconnectés à

l’aide de « vias » de diamètre d’environ 100 nm pour des profondeurs de quelques centaines

de nanomètres (Figure 11). Le tout est relié par un réseau « BEOL » standard, constituant

ainsi un seul et unique bloc intègre d’où la dénomination de 3D Monolithique ou séquentielle,

les niveaux étant réalisés l’un après l’autre. Enfin cette technique est à un stade de recherche

plus amont, comparée aux précédentes voies de l’intégration 3D citées dans ce chapitre, et

actuellement les besoins applicatifs d’une telle technologie sont peu présents [14].

Figure 11 : illustration d'une structure monolithique [14]

Le principal inconvénient de ce concept est le budget thermique, car en effet, il est important

de ne pas endommager le premier niveau de composant lors de la réalisation du second

niveau. C’est le principal frein au développement de cette technologie. Le coût de réalisation

d’une telle structure est également élevé par rapport à une structure 3D réalisée par report de

couches (plaque ou puce).

L’utilisation de cette technologie est particulièrement intéressante pour la conception des

mémoires puisque les performances et la densité de mémoires par unité de surface sont

considérablement augmentées.

- 34 -

1.1.2. Intégration des TSV

L’introduction de TSV (Through Silicon Vias) dans la séquence de fabrication est un facteur

clé de l’intégration 3D. Pour le collage plaque à plaque, les TSV peuvent être introduits après

le collage et l’amincissement, ceci est un exemple de procédé « Via-Last ». Si toutefois les

TSV sont introduits dans les plaques avant collage, on parle de procédé « Via-First ».

Cependant, pour plusieurs raisons, y compris le facteur de forme des TSV et le choix de la

métallisation, il peut être plus adapté d'introduire les TSV pendant la fabrication du BEOL

(Back-end of Line), on parle de procédé « Via-Middle ». Il est à noter que le point

d'introduction des TSV joue un rôle critique dans le choix des procédés de réalisation des

TSV, y compris les matériaux et les températures utilisés [15].

Les étapes de fabrication d’un TSV

La fabrication d’un TSV comprend les étapes suivantes [16] :

Gravure du via

Isolation du via

Dépôt de la barrière de diffusion / couche de croissance

Dépôt du métal / alliage pour remplir complètement ou partiellement le TSV

Dépôt de tous les matériaux supplémentaires, par exemple des polymères, suivie

par le traitement thermique et l'enlèvement du matériau en excès sur la surface

appropriée [17] [18].

Figure 12 : Les différentes étapes de fabrication d'un TSV suivant le type de TSV [17].

- 35 -

Le procédé de gravure des TSV est directement influencé par la combinaison des couches et

des matériaux à travers lesquels doivent se produire la gravure. L’enchainement des étapes de

réalisation d’un TSV est présenté à la figure 12 pour les trois types de TSV. Le diamètre du

TSV, sa profondeur et sa hauteur sont également des facteurs clés dans le choix de la méthode

de gravure [19].

Figure 13 : Procédé Bosch de gravure sur Silicium [18]

Pour graver à travers le silicium, une technique couramment utilisée est le procédé Bosch qui

est une alternance de cycles de passivation des flancs (C4F8) pour empêcher la gravure

latérale, suivie de gravure Silicium (SF6) [18] [20]. La figure 13 présente un schéma du

procédé Bosch [18]. Des facteurs de forme de 40:1 sont réalisables par cette méthode. Il existe

d'autres méthodes de gravure dites procédés de gravure TSV non-Bosch, comme un procédé

de gravure par plasma magnétiquement renforcé à couplage capacitif, pouvant atteindre des

rapports de forme approchant 30:1 [21] ou un procédé de gravure amélioré pour atteindre des

vias profonds avec un minimum de rugosité de la paroi latérale [15].

L’isolation des TSV est souvent une étape critique qui doit assurer une isolation électrique du

silicium autour des TSV et des autres matériaux environnants. Pour un procédé « Via-First »,

un oxyde à croissance thermique peut répondre au besoin en raison de sa qualité, et à sa non-

dépendance à l'égard des questions de facteur de forme. Dans le cas d’un procédé « Via-

Middle » ou « Via-Last », le choix typique est un oxyde déposé qui peut recouvrir le TSV de

façon conforme, par exemple un procédé PECVD (dépôt chimique en phase vapeur assisté par

plasma) en utilisant du TEOS (ortho silicate de tétra éthyle) comme précurseur primaire [22].

Le remplissage de métal du TSV, l'étape suivante du processus, dépend du facteur de forme

des TSV. La forme la plus couramment utilisée est la forme cylindrique, et la métallisation la

plus populaire est le cuivre, pour sa compatibilité avec le BEOL (Back End Of Lines), sa

conductivité élevée, et sa relative facilitée de traitement [17]. Pour un procédé de dépôt de

cuivre, il est essentiel que les dépôts antérieurs de barrière de diffusion, et couche de

- 36 -

croissance, couvrent complètement la surface du TSV. Toute couche de croissance

manquante, pourrait conduire à des problèmes de dépôt. Chaque choix du métal ou alliage est

livré avec son propre type de problème. Le cuivre a un grand coefficient de dilatation

thermique (CTE) peu compatible avec celui du silicium, ce qui conduit à de vraies

préoccupations concernant la contrainte mécanique induit par les TSV dans la matrice de

silicium environnante lors des recuits thermiques.

Il a également été proposé un remplissage partiel du TSV avec du cuivre, suivi d'un

remplissage complet avec un polymère de caractéristiques physiques appropriées pour les

TSV last [23].

1.1.3. Intérêt du 3D

Comme précédemment cité, la technologie 3D présente de nombreux avantages par rapport à

son homologue 2D. Dans ce chapitre, nous n’en détaillerons que les principaux, à savoir :

Une réduction des délais d’interconnexions et donc une rapidité du circuit accrue.

Une intégration hétérogène et une miniaturisation du système

Une diminution de la consommation

1.1.3.1. Réduction des Interconnexions

L'avantage le plus important de la technologie 3D est sa capacité à réduire la distance entre les

blocs du système, ce qui conduit à une réduction globale de la longueur des fils et par

conséquent un retard d'interconnexion global plus faible. Le retard global dû aux

interconnexions (figure 14) est un sérieux problème dans les systèmes planaires (2D) où le

retard dû aux interconnexions domine le retard dû aux transistors pour les technologies

récentes [24].

Figure 14 : Exemple d’évolution des délais dans un circuit numérique intégrés d’une génération à la

suivante (d’après [ITRS, 2009])

- 37 -

Dans la technologie 3D, la question de l'interconnexion peut être fortement atténuée car dans

une zone donnée A, pour qui la longueur maximale de fils est de √ , la même zone divisée

en m couches réduit la longueur maximale de fils à √

. La longueur maximale de fils

(Figure 15) présente donc une réduction proportionnelle à la racine carrée du nombre de

couche, √ [25].

Figure 15 : Distribution de la longueur des connexions verticales [25]

Étant donné que la constante de temps d'une ligne d'interconnexion augmente avec le carré de

sa longueur, il est clair que de longues interconnexions ne peuvent pas exister sans une

certaine forme de régénération du signal pour garantir un niveau de vitesse du circuit.

L'utilisation de répétiteurs permet au retard du signal de dépendre linéairement plutôt que

quadratiquement, de la longueur d'interconnexion [26]. En réduisant la longueur maximale

des fils dans les systèmes 3D, le nombre de répétiteurs requis sera réduit, ce qui sera

bénéfique à la fois pour la vitesse du circuit et pour la consommation d'énergie. En outre, les

ressources de transistors utilisées pour les répétiteurs dans le cas 2D (plus de 25% dans les

processeurs de haute performance) seront libérées pour d'autres fonctions de telle sorte que les

transistors soient utilisés plus efficacement.

1.1.3.2. Intégration hétérogène

Un point convaincant et fondamental pour la technologie 3D est la possibilité de mélanger

plusieurs systèmes technologiques par exemple numérique, analogique, RF, optique, etc…,

(Figure 16). Cette hétérogénéité implique que la contrainte d’une technologie unique est

levée, de sorte que chaque fonction peut en principe être mise en œuvre dans la technologie la

plus appropriée. Il s'agit d'un changement profond pour l'industrie des semi-conducteurs.

Cette sélection de différentes technologies conduira à l'optimisation des coûts, puis

- 38 -

l'optimisation de la performance avec des procédés plus spécialisés et une organisation plus

stratifiée. Enfin, cela conduira à une miniaturisation complète du système.

Figure 16 : Intégration hétérogène en 3D IC

1.1.3.3. Diminution de la consommation

On a vu précédemment que la longueur des lignes d’interconnexion s’est accrue au fil des

années et par conséquent la vitesse de l’amélioration des performances a diminué. A cela

s’ajoutent les problèmes de consommation électrique du circuit qui a été multipliée par 5 [27]

malgré la baisse de la tension d’alimentation des transistors.

Cette forte augmentation de consommation électrique est considérée de nos jours, après le

coût, comme le deuxième objectif d'optimisation le plus important. Les puces sont utilisées

dans les appareils portables comme dans les téléphones cellulaires, c'est pourquoi la puissance

doit être réduite au minimum afin de maximiser l’autonomie de la batterie. La réduction de la

longueur d'interconnexions, grâce à l'utilisation des connexions verticales dans la conception

3D des circuits intégrés, réduit le nombre de répétiteurs (Figure 17). Cette réduction diminue

la consommation d'énergie de l'ensemble. C’est donc là un avantage majeur offert par

l’intégration 3D.

- 39 -

Figure 17 : Nombre de répétiteurs par gate suivant les nœuds technologiques et en fonction du nombre de

couches [28]

1.2. Challenges thermiques en 3D

Tout comme beaucoup d'autres technologies nouvelles, l'intégration 3D des circuits intégrés

reste confrontée à de nombreux problèmes. On peut en soulever quelques-uns :

Les recommandations de design et les logiciels de conception ne sont pas

disponibles.

Les méthodes et équipements d'essais font défaut.

Les TSV avec des couches de redistribution (RDL) sont habituellement exigés.

L’amincissement des plaques et leurs manipulations au cours du traitement

engendrent des problèmes de gestion de stress mécaniques.

Une grande précision des équipements est nécessaire pour les alignements.

Les grandes puces doivent être mélangées avec de petites puces.

Problèmes thermiques : les flux de chaleur générés par les puces multifonctions

empilées dans des boîtiers miniatures peuvent être extrêmement élevés.

Problèmes thermiques: les circuits 3D augmentent la densité de puissance totale

produite par unité de surface.

Problèmes thermiques: les puces dans l'empilement 3D peuvent surchauffer si le

refroidissement adéquat n'est pas fourni.

Problèmes thermiques: l'espace entre les puces empilées peut être trop petit pour

des canaux de refroidissement.

- 40 -

Problèmes thermiques: les puces minces peuvent créer des conditions extrêmes

pour les points chauds sur la puce.

Dans le cadre de cette thèse, nous nous consacrerons uniquement aux problématiques

thermiques.

Problématique thermique dans les circuits intégrés :

La génération de chaleur dans les circuits est devenue en quelques décennies le facteur le plus

limitant dans la poursuite de l’amélioration des performances des composants intégrés,

notamment pour la téléphonie mobile et les applications nomades. La chaleur, générée dans

les zones actives des puces au niveau transistor, est d’autant plus élevée que ces derniers sont

miniaturisés. Les flux de chaleur générés dans les dernières générations de processeurs en

silicium atteignent des ordres de grandeur comparables à ceux des systèmes les plus

énergétiques existants, comme illustré sur la figure 18 :

Figure 18 : Flux de chaleurs caractéristiques de systèmes fortement énergétiques [1]

Les défis sur la gestion thermique auxquels font face les traditionnels microprocesseurs

planaires haute performance ont été bien documentés [29]. Les projections de la feuille de

route par l'Initiative des Fabricants d’Electroniques Internationale (iNEMI) indiquent que les

flux thermiques moyens aborderont des valeurs de 190 à 350 W/cm² pour les

microprocesseurs 2D haute performance dès la prochaine décennie [30].

En outre, la répartition non-uniforme de la puissance sur les puces conduit au développement

de zones localisées présentant des flux de chaleurs élevés, ou points chauds, qui peuvent

- 41 -

accroître de manière significative les températures locales et causer des gradients de

températures extrêmes. En l'absence d'un refroidissement suffisant, les températures sur les

puces associées à ces charges thermiques sévères peuvent dégrader les performances du

processeur et réduire sa fiabilité [31]. Malheureusement, la taille réduite des transistors,

l'augmentation de la vitesse de traitement, et de plus grande échelle d’intégration offerte par

les empilements de puces 3D ne font qu’exacerber les problèmes thermiques déjà présents

dans les puces planaires [32]. En tant que tel, les dissipateurs de chaleur traditionnels à

refroidissement par air risquent de ne pas être en mesure de refroidir les empilements 3D.

En effet, le passage d’une intégration planaire à la 3D donne lieu à une forte augmentation de

la densité de puissance volumique, et à la réduction de la surface disponible pour le

refroidissement. L’augmentation de la densité de puissance sur des empilements de puces 3D

rend les systèmes de refroidissement par air traditionnels, développés pour les puces

planaires, inadéquats. La figure 19, représente la fixation d'un dissipateur de chaleur refroidi

par air sur un empilement de puces 3D.

Figure 19 : Refroidissement par air appliqué sur un empilement 3D.

On peut voir que l'empilement des couches actives augmente la chaleur générée à l'intérieur

du système ; celle-ci doit ensuite être conduite à travers les couches adjacentes pour arriver à

l'interface avec le dissipateur de chaleur. Par exemple, le chemin de conduction de la couche

de logique au dissipateur de chaleur de la figure 19 est inefficace car la chaleur doit être

conduite à travers plusieurs couches de silicium avec entre elles des matériaux diélectriques.

Les matériaux diélectriques amorphes ont typiquement des conductivités thermiques de

l'ordre de 0,3 W/m*K [33]. Par conséquent, la couche supérieure doit être suffisamment

refroidie afin de réduire suffisamment la température de la couche inférieure de l’empilement.

- 42 -

Loi et al. [34] ont comparé analytiquement les performances 2D et 3D d'un même système de

mémoire cache / processeur refroidi par air et soumis à une contrainte de température de

fonctionnement maximale de 100 °C. La résistance thermique entre le boîtier et le dissipateur

de chaleur est de 0,7 °C/W avec une température ambiante de 45 °C. Les auteurs ont constaté

que la contrainte de température limite l’empilement 3D à une fréquence d'horloge inférieure

à celle du système planaire. Une autre comparaison entre architectures plane et 3D [33] révèle

qu'un dissipateur de chaleur refroidi par air, appliqué à un empilement de 4 couches de

processeurs produit une augmentation de 33 °C par rapport à la température du même circuit

planaire. Ces exemples servent à illustrer que les gains de performance rendus possibles par

l’intégration 3D peuvent ne pas être pleinement exploités si l’approche thermique n’est pas

remise en cause.

Avant d’envisager un système de refroidissement extrême, il convient donc de repenser la

gestion thermique à l’intérieur d’un système 3D. Les méthodes possibles pour réduire les

températures élevées et les forts gradients de température dans les empilements 3D peuvent

être classées en deux grandes catégories :

La conception du circuit, qui doit intégrer dès le départ les contraintes thermiques

Et l’amélioration du transport thermique.

Dans la première approche, les techniques de dessin ou « floorplanning » électroniques et la

répartition de ressources du processeur sont utilisées pour réduire la température du dispositif,

tandis que la seconde approche implique de nouvelles approches pour la conduction, la

convection, et les mécanismes de transfert de chaleur par rayonnement.

Les modèles thermiques les plus efficaces pour des empilements 3D devront probablement se

concentrer sur l'amélioration du transport thermique parce que, malgré les avantages offerts

par les méthodes de conception de circuits thermiques courant tel que le placement de cellules

standard [35], la mise à l'échelle de tension dynamique [36], et le déclenchement de l'horloge

globale [37], la mise en œuvre de ces derniers peut entraîner un ralentissement jusqu’à 36%

de la vitesse de fonctionnement [37]. Alternativement, les méthodes d'amélioration des

transports thermiques peuvent fournir un refroidissement plus efficace et plus ciblé à des

zones critiques du circuit sans causer de ralentissement.

L'évacuation de la chaleur générée en interne est donc à établir au même titre que le

refroidissement externe. Dans une approche globale, on pourrait tenter d'améliorer le chemin

de conduction entre les couches internes du dispositif et l'extérieur du système, tout en

appliquant simultanément un coefficient de transfert de chaleur externe élevé. Par ailleurs,

l'approche de refroidissement interne peut tenter de raccourcir le chemin de conduction en

amenant le refroidissement en contact plus étroit avec les sources de chaleur internes.

- 43 -

Une étude de puissances dissipées par diverses méthodes de refroidissement est représentée

sur la figure 20.

Figure 20 : Feuille de route sur la dissipation de la puissance [Bar-cohen]

Suivant l’application, la puissance à dissiper et l’encombrement, il existe plusieurs types de

refroidissement dans la littérature. Ceux correspondant à de fortes puissances sont associés à

des techniques de refroidissement par liquide pour des empilements de puce haute

performance. Ces systèmes de refroidissement ont l'avantage de laisser la surface extérieure

de la puce libre pour la transmission et la réception du signal. Une fonction qui est de plus en

plus répandue en RF, où sur des dispositifs optiques sont intégrés dans des boîtiers 3D SoC.

En outre, étant donné que les approches de refroidissement interne ont tendance à s'appuyer

sur la faible conduction de la chaleur dans l'empilement, ils sont généralement plus adaptables

que les méthodes de refroidissement externes. Toutefois, la mise en œuvre de la fabrication

des micro-canaux dans l’ensemble des procédés déjà exigeant pour des empilements 3D est

nettement plus difficile que l'introduction de Vias thermiques à l’aide de matériaux à forte

conductivité thermique efficaces pour de faibles épaisseurs [38].

Etat de l’art :

Les problèmes thermiques liés à l’intégration 3D ont été abordés récemment dans les sujets de

recherches en amont d’une manière variée [39], témoignant de l’ampleur du problème

potentiel et de la variation de ses déclinaisons en fonction du point de vue (intégration

technologique, choix des matériaux, conception du circuit, architecture du système…) [39,

40].

L’empilement de plusieurs puces engendre une augmentation de la puissance totale dissipée

par la puce, et donc de la chaleur à évacuer, par suite, à une augmentation de la température

- 44 -

globale et des points chauds (hot spots) locaux sur la surface de la puce. Les températures

réelles peuvent dépasser celles prédites par l’International Technology Roadmap for

Semiconductors (ITRS) [41, 42, 43]. Par exemple, dans [43], une augmentation de la

température de plus de 48 °C a été reportée sur des puces empilées et mises en boîtier.

L’utilisation de substrat de type SOI peut rendre plus difficile l’évacuation de la chaleur à

cause de la haute résistivité thermique de l’oxyde enterré (Burried Oxyde, BOX), ce qui

augmente encore davantage la température maximale de la puce 3D [44].

Vu l’ampleur de l’effet de l’empilement sur la température, certains groupes de recherche ont

tenté de profiter de l’opportunité que présente la présence des TSV en cuivre un matériau à

faible résistance thermique pour améliorer l’évacuation de la chaleur à travers l’empilement.

Plusieurs simulations ont montré l’effet direct du placement des TSV sur le flux de chaleur

dans une puce 3D, et par conséquent sur la cartographie de la température dans son volume.

Par exemple [45] montre que le placement de TSV thermique d’une manière optimisée, dont

la fonction est de conduire non pas les charges électriques, mais la chaleur, induit une

réduction de la température de plus de 50 % sur toute la puce. Cette réduction de la

température dépend de la puce et du boîtier [46], mais aussi du design et du fonctionnement

de la puce, donc de l’application qu’implémente le circuit [47].

La question de savoir quelle est la température d’un point donné de la puce est motivée par

plusieurs facteurs. D’une part, la performance du MOSFET (Metal-Oxyde-Semiconductor

Field Effect Transistor) se dégrade rapidement lorsque la température de la puce augmente

pendant l’opération [48]. Les nœuds avancés montrent une dégradation plus importante. Par

exemple, une bibliothèque de portes logiques dans un process CMOS 180 nm montrent une

détérioration du délai jusqu’à 20 % pour une augmentation de la température de 25 à 125 °C.

Dans le process CMOS 65 nm, le délai des portes logiques de la bibliothèque se dégrade de

35 à 53 % [48]. D’autre part, les problèmes de fiabilité liés au phénomène BTI (Bias

Temperature Instability) ont été étudiés dans [49] et montrent un rapide vieillissement des

MOSFET avec la température dû au BTI.

Ces conséquences des effets thermiques motivent donc la nécessité de compréhension des

échanges thermiques dans un système 3D et in fine de leurs optimisations.

1.3. Objectifs de la thèse

L’objectif global de cette thèse est d’étudier les échanges thermiques dans un empilement de

puces 3D durant leur fonctionnement, et de comprendre les effets géométriques, l’influence

des matériaux ainsi que l’impact du placement des TSV et des interconnexions sur ces

échanges thermiques. L’étude s’appuiera sur des simulations numériques validées par des

mesures expérimentales sur des empilements 3D. Ces études numériques et expérimentales

auront comme finalité de déduire des règles de dessin thermiques.

- 45 -

Cette thèse peut se décliner en trois objectifs :

L’établissement d’un modèle thermique basé sur des simulations en éléments finis d’un

procédé industriel CMOS 65 nm 3D permettra d’aborder le problème de modélisation de la

manière la plus précise possible. En effet, les précédentes simulations [25] ont utilisé des

modèles compacts donc de moindre précision que les éléments finis et un procédé générique

qui ne reflète pas toutes les propriétés des matériaux, en particulier celles des interfaces. Les

résultats ainsi obtenus seront validés par des mesures sur des puces empilées réalisées dans la

technologie considérée. Dans cette partie expérimentale, l’objectif est de déterminer une

cartographie de la température dans un empilement 3D en utilisant des capteurs embarqués

dans le silicium, et ce sous différentes conditions d’opération de la puce 3D. Il en ressortira un

modèle numérique validé et calibré par ce type de mesures expérimentales.

A partir de ce modèle, le second objectif portera sur l’identification des paramètres les plus

critiques. Il s’agit d’une part, d’étudier l’influence de certains matériaux. Il est en effet admis

que les polymères utilisés dans l’empilement ont un effet négatif sur la dissipation. En

revanche, une quantification de cet impact ainsi que l’étude comparative des différents

polymères n’a pas été ou peu reportée, et les aspects technologiques relatifs à leur intégration

dans le procédé CMOS 3D doivent être étudiés. D’autre part, l’impact de la géométrie du

boîtier ainsi que l’influence de la disposition des TSV et interconnexions et leurs interactions

seront aussi étudiés. En effet, de par leurs propriétés, ils ont un impact fort sur les échanges

thermiques [47]. De cette étude, il ressortira les paramètres clés à prendre en compte dans le

cadre de cette problématique. Ainsi des règles de dessin relatives à l’optimisation de la

dissipation de la chaleur, de la présence de points chauds et des connections verticales

complèteront le DRM (Design Rules Manual) classique.

Plus en détail, les différentes tâches abordées au cours de ces 3 années de recherche sont :

Bibliographie.

Mise en place d’une plateforme d’analyse des résultats et d’étalonnage automatisé.

Réalisation et interprétation de mesures électriques sur des structures en silicium

pour mesurer le profil de température dans une puce 3D réelle.

Simulation numérique par éléments finis de la conduction de la chaleur dans un

empilement 3D utilisant des TSV et des interconnexions.

Corrélation et interprétation entre résultats numériques et expérimentaux, affinage

du modèle numérique si nécessaire.

Extraction/Caractérisation des propriétés thermiques des matériaux identifiés

comme critiques si nécessaire.

- 46 -

Etude de sensibilité des points chauds aux matériaux, à la géométrie et boîtier, et

identification des paramètres critiques.

Optimisation du point de vue thermique de l’empilement via le placement des

connectiques verticales, choix des matériaux et configuration géométrique et

établissement de recommandations thermiques.

Evaluation et statut des outils d’analyse thermique disponibles dans les logiciels de

conception, réflexion sur les implémentations et améliorations futures possibles.

1.4. Conclusion

On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des

fonctionnalités plus avancées qui dépassent le cadre de la communication, transformant le

système en un outil de divertissement, de bureautique et de services divers [50]. Cette

complexification des systèmes électroniques nomades nécessite une augmentation de la

puissance de calcul des puces électroniques, ce qui se traduit d’abord par l’utilisation d’une

technologie CMOS (Complementary Metal-Oxide-Semiconductor) plus avancée, mais qui se

complète également aujourd’hui par la technologie appelée intégration 3D.

Cette technique consiste en un empilement vertical de plusieurs puces électroniques grâce à

des interconnexions traversant le silicium, connues sous le nom de Through-Silicon Vias

(TSV) ainsi qu’un assemblage dit « Flip-Chip ». La connexion entre puces se fait alors grâce

à des interconnexions en cuivre (on parle de bumps).

Cette technologie connait un essor considérable à travers le monde en raison de ses nombreux

avantages en termes de performance, densité d’intégration, coût, consommation et intégration

de composants hétérogènes [51].

Toutefois, l’empilement tridimensionnel (3D) de puces électroniques engendre une

augmentation de la densité de puissance totale dissipée par unité de surface de l’empilement

final [25]. Cette puissance, résultant essentiellement de l’effet joule dans les transistors et les

interconnexions, est une source de chaleur qui contribue à l’augmentation de la température

globale du système. De plus, les parties de la puce exécutant des opérations intenses risquent

de former des points chauds localisés, dont la température extrême peut contribuer à un

vieillissement accéléré de la puce, mais aussi à endommager la puce de façon irréversible. Ces

points sont encore plus critiques dans les architectures 3D innovantes.

L’objectif de la thèse sera l’étude de ce profil thermique et la localisation des points chauds

par des simulations et des mesures expérimentales sur silicium. Il portera aussi sur

l’identification des matériaux critiques de l’empilement et du boîtier, ainsi que l’optimisation

géométrique du dessin des circuits électriques en tenant compte de ces facteurs.

- 47 -

1.5. Bibliographie

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- 51 -

Chapitre 2 :

Support de test

thermique

Pour étudier les problématiques thermiques dans les empilements de puces 3D, un jeu de

puces dédié a été conçu. Il s’agit d’un circuit électrique actif composé de deux puces empilées

verticalement. Sur chacune de ces puces, se trouvent des éléments chauffants, un réseau de

capteurs de température et une logique de pilotage des capteurs. Dans ce chapitre sera tout

d’abord présentée la physique sur laquelle repose la conception des capteurs de température,

puis la conception des puces ainsi que leurs circuits électriques. Et enfin les différentes étapes

de fabrication et niveaux de test seront présentés jusqu’à l’étape de mise en boîtier. Nous

décrirons également la carte de test conçue pour le pilotage de la puce en boîtier.

- 52 -

2.1. Physique des capteurs de température

Une grande variété de capteurs de température a été développée dans l’industrie pour

répondre aux exigences techniques et économiques de diverses applications. Dans cette partie,

nous aborderons en détail la physique des capteurs de températures utilisés dans l’industrie.

Les capteurs de température discrets sous la forme de détecteurs résistifs (RTD) par exemple

à base de platine, les thermocouples et les thermistances à base d’oxydes métalliques ont été

largement utilisés dans les industries et les laboratoires au cours des dernières décennies [1].

Cependant, dans les deux dernières années, les capteurs de température utilisant la

technologie CMOS (Complementary Metal Oxide Semiconductor) sont devenus de plus en

plus populaire en raison de la croissance de cette industrie et de la nécessité d'une gestion

thermique efficace dans les circuits gourmands en énergie. Cette amélioration dans le monde

des semi-conducteurs est motivée par la limite de température de fonctionnement des circuits

à partir de 125 °C à 200 °C, voire 250 °C dans le cas des circuits intégrés fabriqués en

silicium sur isolant (SOI) [2].

Les détecteurs de température à résistance (RTD), les diodes et transistors, à base de silicium

sont actuellement les capteurs de température le plus utilisés de par leur compatibilité avec les

circuits intégrés [2]. Le capteur de température CMOS le plus utilisé est la diode à jonction

PN à base de silicium appelé aussi thermo-diode. Le transistor bipolaire à jonction à base de

silicium (BJT) peut également être utilisé comme un capteur de température [3].

Dans cette partie, seule la théorie sur les capteurs de température de type diodes et résistifs

sera détaillée. Les autres capteurs de température CMOS (transistor MOS, etc.) ainsi que les

thermocouples seront présentés en annexes.

2.1.1. Capteur de type diode

L'application de diodes et transistors comme capteurs thermiques a été proposée en 1962 par

McNamara [4]. Une description du fonctionnement des diodes et des transistors comme des

capteurs thermiques a été donnée par Meijer [5]. Les avantages potentiels des diodes sur

d'autres types de capteurs thermiques incluent leur compatibilité avec la technologie des

circuits intégrés et leur faible coût de fabrication. La tension directe de la diode diminue de

manière linéaire avec la température lorsqu'elle est pilotée par un courant direct constant.

Cette propriété est exploitée pour utiliser ces structures comme capteurs de température.

L'équation du courant direct I et de tension V d'une diode à jonction PN est donnée par:

(

) (

) (

) (2.1.1)

Respectivement, Dn et Dp sont les coefficients de diffusion des électrons et des trous, Ln et Lp

sont respectivement la longueur de diffusion des électrons et des trous. Le courant de

- 53 -

saturation Is, constant à une température donnée T, est lié à la surface de jonction A et à

différents paramètres de la jonction. Np et Pn sont les concentrations des porteurs minoritaires

de type p et de type n respectivement ; à l'équilibre, ils peuvent être exprimés en tant que :

(2.1.2)

Ni est la concentration intrinsèque de porteurs dans le matériau semi-conducteur. Ni a une très

forte dépendance en température [1].

(2.1.3)

Dans le cas de la conduction directe à basse température (inférieure à 300 °C), l'équation

(2.1.1) devient :

(2.1.4)

A partir des équations (2.1.1) et (2.1.2) on peut voir que le courant de saturation de la diode

est proportionnel à Ni², et le courant de saturation peut être exprimé comme :

(2.1.5)

Où C, est une constante qui comprend la densité d'états électroniques, les masses effectives

des électrons et des trous, la mobilité des porteurs, la densité de dopage, de la surface de

jonction, etc. Dans l'équation ci-dessus, η (Si ~ 3,5) est un paramètre dépendant de la

fabrication. La tension aux bornes de la diode est donnée à partir de l'équation (2.1.1) :

(

)

(

)

(

) (2.1.6)

En utilisant les équations (2.1.5) et (2.1.6), la tension peut être exprimée comme suit:

(

)

(

) (2.1.7)

Pour développer l'équation de la tension V, l'équation (2.1.7) est écrite à deux températures :

une température arbitraire T et une température de référence spécifiée Tr (en gardant constant

le courant).

(

)

(

)

(

) (2.1.8)

Par conséquent, la tension aux bornes de la diode est la somme d'un terme constant (premier

terme), d’un terme proportionnel à la température absolue (deuxième terme) et de deux termes

non linéaires. En négligeant les deux termes non linéaires : puisqu’on utilisera uniquement la

- 54 -

diode dans sa partie linéaire, la différence de tension par rapport à la température peut être

exprimée comme suit :

.

/

(2.1.9)

Pour le silicium, en prenant V(Tr) = 0,6 V à 27 °C, la tension de la bande interdite,

Vg = 1,14 V, le gradient de température de la diode peut être calculé et est égale à -

2,1 mV/°C. En pratique, cela varie de -1,2 à -2,2 mV/°C en fonction du courant de commande

direct. La tension V(Tr) n'est pas constante et varie en fonction du courant direct comme

donné par l'équation (2.1.1), mais aussi de la technologie, des paramètres physiques de la

jonction et de la géométrie. La valeur absolue la plus basse de ce coefficient (c.-à-d. -

1,2 mV/°C) est généralement attendue lorsque le courant direct est le plus élevé, conduisant à

une tension directe élevée V(Tr) [6]. La figure 21 montre les caractéristiques I(V) d'une

thermo-diode de silicium à différentes températures. La tension de chute diminue avec

l'augmentation de la température pour le même niveau de courant [7].

Figure 21 : Caractéristiques I(V) d'une thermo-diode à différentes températures. La tension directe est

0,6 V à la température ambiante (25 °C), 0,75 V à -55 °C et 0,37 V à 150 °C [7].

- 55 -

Figure 22 : Tension directe par rapport à la température de la diode Si pilotée par un courent direct de

100 µA [7].

Lorsque la diode est utilisée comme capteur de température, il est préférable de la faire

fonctionner à des courants directs relativement bas, c’est-à-dire à faible puissance afin de

limiter son auto-échauffement et l'influence des résistances en série, et d'augmenter la

sensibilité vers des valeurs plus proches de -2,2 mV/°C. Pour augmenter encore la sensibilité,

on peut utiliser deux ou plusieurs diodes en série. La plage de température utile pour la diode

est généralement comprise entre -100 et 250 °C. Cependant pour conserver une linéarité

précise et être compatible avec les températures typiques de jonction des circuits intégrés,

l'échelle est généralement limitée entre -55 et 150 °C pour un silicium massif et entre -55 et

200 °C pour un SOI (Silicon on insulation) (Figure 22). Dans cette plage de température

limitée, les diodes offrent un moyen de mesurer la température avec une assez bonne

précision de l’ordre de ± 2 °C et à faible coût [7].

2.1.2. Capteur résistif

Le capteur de température résistif (RTD) est essentiellement réalisé en métal. Pour cette

raison, il est moins sensible et a toujours un coefficient de température positif. Les métaux les

plus utilisés sont le platine, le nickel et le cuivre [2]. La dépendance de la résistance en

fonction de la température est sous la forme générale suivante :

1 2 (2.1.10)

R0 est la résistance à la température de référence, généralement à 0 °C. Pour le platine, les

coefficients sont les suivants: C1 = 3,96 x 10-3

°C-1

et C2 = 5,83 x 10-6

°C-1

. La plage de

température couverte par ces matériaux est la suivante: Platine, de -260 à 600 °C, Nickel, de

- 56 -

-80 à 300 °C, et Cuivre, de -200 à 200 °C. La RTD est sous la forme soit d'un fil enroulé, soit

d'une feuille (Figure 23a). Elle a une résistance de l’ordre de 100 Ω. La mesure se fait au

moyen de quatre pointes (ou un circuit en pont) notamment pour éliminer les résistances

parasites dues aux résistances d’accès et de contacts.

Figure 23 : Illustration de détecteur de température résistif (RTD) et le comportement en température de

3 thermistances par rapport à un RTD [7].

La figure 23b montre le comportement en température de trois thermistances a, b et c, de

résistances respectives 100 Ω, 1 kΩ et 5 kΩ par rapport à un RTD en platine de résistance

100 Ω.

Le tableau ci-dessous résume différentes caractéristiques des différents capteurs de

température discutés dans les points précédents et annexes [8] [9] [10].

Caractéristiques

Capteur

intégré dans

Silicium

Thermocouple Capteur

résistif Thermistance

Phénomènes

physiques

La génération

thermique Effet Seebeck

Variation de

la résistance

Variation de la

résistance

Matériau actif Silicium Deux métaux

distincts Fil de platine Oxyde de métal

Gamme de

température (°C)

Moyenne de

-55 à +150

Très large de

-270 à +1800

Large de

-260 à +600

Moyenne de

-80 à +180

- 57 -

Précision de mesure

de la température

absolue

Moyenne

Problématique

en raison de la

jonction de

référence

Élevée sur

une large

gamme

Élevée sur une

petite gamme

Précision de la

mesure de faibles

différences de

température

Moyenne

±2 °C

Elevée

0 à 275 °C: ±1,5

°C à ±4 °C; 275

à 1260 °C: ±0.5

à ±0.75%

Moyenne

-45 à 100 °C:

±0,5 °C; 100

à 500 °C:

±1,5 °C; 500

à 1200 °C:

±3°C

Moyenne

-45 à 100 °C:

±0.5°C; dégrades

rapidement au-

dessus de 100 °C

Compatibilité avec

une technologie

CMOS

Oui Oui Oui Difficile

Sensibilité

1 à 2 mV/°C

ou

1 à 2 µA/°C

0,05 mV/°C 2 mV/°C 40 mV/°C

Linéarité Bonne Modérée Bonne Très fortement

non-linéaire

Grandeur physique

représentative de la

température

Tension ou

Courant Tension Résistance Résistance

Temps de réponse Lent de 5 à

50 secondes

Rapide de 0,10 à

10 secondes

Lent de 1 à

50 secondes

Rapide de 0,12 à

10 secondes

Bruit susceptible Elevé Elevé Faible Faible

Résolution ~ 0,1 °C ~ 1 °C ~ 0,05 °C ~ 0,03 °C

Le choix des capteurs diode et résistif a été motivé dans un premier temps par leur

disponibilité dans le design kit de conception de STMicroelectronics et par leurs compatibilité

avec la technologie CMOS. Dans notre véhicule de test, présenté dans la section qui suive,

deux types capteurs de température ont été implémentées : des capteurs diodes dans le

silicium et des capteurs résistifs dans deux niveaux de métallisation M1 et M7.

- 58 -

2.2. Description de la puce

La puce thermique est développée sur les mêmes réticules que le produit « Wioming ». Il

s’agit d’un circuit électrique actif qui permet d’étudier la température et les phénomènes de

dissipation thermique sur un empilement de deux puces haut et bas. Le circuit est formé par

l’empilement d’une puce de 7,5 mm2 sur une puce de 31,0 mm

2, utilisant de petites

interconnexions appelées µ-bumps et TSV dans une configuration « Face-to-Back » comme

couramment utilisé pour les produits Wide I/O [11] (Figure 24 & 25). La puce a été fabriquée

dans la technologie CMOS 65 nm de STMicroelectronics à Crolles.

La partie périphérique de la puce du bas comporte de larges interconnexions ou bumps pour

permettre son montage sur un substrat BGA (Ball Grid Array) (Figure 25). Le chemin de

connexion entre les deux couches actives est réalisé par des TSV, des µ-bumps et de larges

bumps. Les espaces entre ces couches sont remplies d'un matériau polymère de remplissage

appelé « underfill » à des fins de fiabilité mécanique et électrique.

Figure 24 : Empilement 3D de la puce thermique

Figure 25 : Coupes MEB de la puce thermique

- 59 -

Les puces intègrent une combinaison de circuits de test parallèles: la puce du haut a 8 circuits

de tests centraux (1T à 8T) et la puce du bas a 8 circuits de tests centraux (1B à 8B) avec des

accès déportés sur 8 circuits de test périphériques (1P à 8P). Les circuits de tests centraux de

la puce du bas sont reliés aux circuits de test périphériques afin de permettre de tester les

puces après l'étape d'empilement. Parmi les 8 circuits de tests centraux ; 6 ont des éléments

chauffants et une matrice de capteurs de température intégrés (Figure 26 & 27), les deux

circuits restants, nommés 5T et 6T sont utilisés pour la calibration des capteurs et éléments

chauffants.

Figure 26 : Architecture des puces du haut et du bas

Figure 27 : Distribution détaillée des barrettes dans les deux puces

Les éléments chauffants sont formés par 8 cœurs chauffants de dimension 2x80x60 µm2

chacun. Ils sont contrôlés indépendamment les uns des autres et peuvent être opérés

simultanément, générant une puissance théorique jusqu’à 2W (Figure 28). En réalité, cette

puissance est limitée par la capacité des lignes de redistribution RDL à faire passer un fort

courant. La puissance de ces cœurs chauffants est générée par des dispositifs de transistors

MOS redondants placés en matrice. Transformée par effet Joule, cette puissance sera le

générateur de la chaleur dans chaque barrette de chaque puce.

- 60 -

Figure 28 : Placement des cœurs chauffants et des capteurs sur la puce

Les capteurs sont de deux types : des diodes pour mesurer la température dans le silicium, et

des capteurs résistifs pour mesurer la température du cuivre dans les niveaux M1 et M7 du

BEOL. Des structures de calibration sont prévues sur les barrettes de calibration pour

compenser les pertes ohmiques et la non-linéarité des capteurs. Les capteurs sont au nombre

de 128 au total autour des éléments chauffants par empilement de barrettes entre la puce du

haut et celle du bas (Figure 29). Des adresses numériques leur sont attribuées afin

d’automatiser les cartographies de la température. Ces fonctions sont prises en charge par la

partie logique formée d’un compteur et de deux décodeurs numériques.

Figure 29 : Placement des capteurs (points verts) autour des éléments chauffants

- 61 -

2.2.1. Circuits électriques

La puce thermique est composée de deux types de barrettes : barrettes fonctionnelles et

barrettes de calibration. Les barrettes fonctionnelles sont au nombre de 6 sur chacune des

puces du bas (1B – 2B – 3B – 4B – 7B et 8B) et du haut (1T – 2T – 3T – 4T – 7T et 8T).

Chaque barrette peut être vérifiée individuellement sur le même niveau ou sur le niveau

complémentaire.

Un compteur de 128 bits (schématisé par « 0-63 ») est utilisé pour adresser les 64 capteurs sur

chaque puce du haut et du bas par l’intermédiaire des deux décodeurs (Figure 30 & 31).

L'adressage des capteurs se fait de telle sorte que chaque impulsion d'entrée sélectionne un

capteur, ainsi les 64 premières impulsions adressent la matrice des capteurs de la puce du bas

et les 64 suivantes celle de la puce du haut.

Figure 30 : Schéma électrique du circuit logique des barrettes fonctionnelles avec la matrice des capteurs

et les éléments chauffants.

Figure 31 : Schéma électrique de la matrice des capteurs en détail.

- 62 -

Les deux barrettes restantes sont dédiées à la calibration des capteurs de température :

la barrette 5B de la puce du bas ou 5T de la puce du haut pour la calibration des

capteurs de type diode et de type résistif (Figure 32). Elles ont comme rôle de

déterminer puis d’éliminer les parasites introduits par la matrice des capteurs,

notamment l’effet résistif des longues lignes métalliques à l’intérieur de la matrice. Vu

le grand nombre de résistances parasites sur chaque capteur, il a été choisi de ne

calibrer que le pire et le meilleur cas, avec les résistances parasites d’accès

respectivement la plus et la moins élevée parmi les 64 cas possibles.

Figure 32 : Schéma électrique de la barrette de calibration des capteurs de la puce thermique.

La barrette 6B de la puce du bas ou 6T de la puce du haut pour la calibration croisée

avec les capteurs numériques THSENS conçue par la société ST Ericsson (STE)

(Figure 33). Sa plage de température est moins précise que celle des capteurs de la

puce thermique. Le capteur THSENS a un intervalle de précision de plus ou moins

5 °C. Les capteurs analogiques de la puce thermique ont plus de possibilités de

calibration et peuvent avoir une précision inférieure à un degré. La calibration croisée

entre ces deux types de capteurs permettra de tracer la courbe de correspondance entre

les lectures des capteurs THSENS et ceux de la puce thermique.

- 63 -

Figure 33 : Schéma électrique de la barrette de calibration des capteurs THSENS.

Dans chacune de ces barrettes, se trouvent des éléments chauffants (Figure 34) composés de

matrices de transistors contrôlées indépendamment de la logique de contrôle des capteurs.

Figure 34 : Schéma électrique des éléments chauffants en détail sur une barrette.

La vérification LVS (Layout Versus Schématic) de chaque barrette a été faite en se basant sur

les schémas électriques. Cette vérification permet de vérifier que le circuit dessiné (ou

Layout) correspond au schéma électrique du circuit et donc de déceler d’éventuelles présences

de court-circuit ou des erreurs de placement des prises substrats.

- 64 -

2.2.2. Dimensionnement des capteurs

Les premières études ont montrés un fort impact des résistances d’accès (résistances parasites)

sur les capteurs résistifs, ce qui compromet à la précision de leurs résultats. Dans cette partie

sera présenté uniquement le dimensionnement des capteurs de type Diode. La diode a une

réponse presque linéaire en tension sur une plage de température de 1 à 100 °C pour un

courant donné (1 µA sur la Figure 35). Pour un courant de 1 µA, la sensibilité de la diode est

presque constante sur cette plage de température : -1,64 mV/K. Pour des courants plus élevés,

la réponse de la diode reste quasiment linéaire (Figure 35). En revanche, elle devient moins

sensible à la température, avec une sensibilité de -1,47 mV/K pour un courant de 5 µA.

Figure 35 : Réponse en tension d’une diode alimentée par un courant constant à T variant de 0 à 100 °C.

Le courant I varie de 1 à 5 µA avec un pas de 1 µA. La sensibilité se détériore de -1,64 mV/K à -1,47 mV/K

pour un courant 1 à 5 µA.

Un capteur contient une diode, deux transistors MOS et des éléments parasites : une résistance

vers chacune des deux bornes. Les simulations SPICE des Figure 36 et 37 ont été faites avec

des résistances d’accès dans le niveau M2 de largeur 10 µm et de longueur équivalente à une

résistance carrée de 30 Ω.cm². Cette résistance a un impact négligeable par rapport à celui des

deux transistors MOS de contrôle. Les deux transistors MOS de contrôle déplacent la réponse

de la figure 35 vers le haut, à cause de leur résistance en série, de l’ordre de 5 mV pour

I = 1 µA et 25 mV pour I = 5 µA.

- 65 -

Figure 36 : Réponse en tension de 3 systèmes alimentés avec un courant constant de 1 µA pour une

température variant de 0 à 100°C. Courbe du bas : diode seule, 2 courbes du haut confondues pour diode

+ transistors MOS de contrôle et diode + transistors MOS de contrôle + Résistance parasite.

Figure 37 : Réponse en tension de 3 systèmes alimentés avec un courant constant de 5 µA pour une

température variant de 0 à 100°C. Courbe du bas : diode seule, 2 courbes du haut confondues pour diode

+ transistors MOS de contrôle et diode + transistors MOS de contrôle + Résistance parasite.

Pour étudier l’impact de la résistance des lignes métalliques, leurs longueurs ont été variées à

des valeurs de résistances carrées équivalentes comprises entre 30 et 3000 Ω.cm². L’impact

augmente avec la résistance mais reste largement négligeable : pour une résistance carrée de

3000 Ω.cm² (largeur 10 µm) de chacune des deux résistances parasites vers la source et la

masse, la courbe ne se décale que de moins de 1 mV vers le haut.

Pour une résistance carrée de 30000 Ω.cm² (non représentée), la courbe se décale de moins

de 5 mV vers le haut (de l’ordre de 3 °C d’erreur).

Pour dimensionner le capteur, on retiendra les critères suivants :

- 66 -

Les parasites résistifs des chemins d’accès aux matrices semblent avoir peu

d’influence, pour des valeurs de résistance carrée entre 300 et 3000 Ω.cm² :

ΔTP ~ 0 °C.

Les transistors MOS de contrôle du capteur sélectionné causent une surestimation

de la tension au bornes du capteur, qui est proportionnelle au courant appliqué, et

faiblement dépendante de la température : ΔTC ~ constante x I. La température ainsi

déduite est sous-estimée. Cette erreur peut être éliminée par calibration, et elle est

réduite pour des transistors larges (plus de 400 nm) et quasiment nulle pour plus de

700 nm [12].

Les transistors MOS de contrôle des capteurs non sélectionnés des 2 matrices

génèrent un courant de fuite qui réduit le courant réel du capteur sélectionné. Par la

suite, ce dernier est moins polarisé qu’initialement pensé, et sa tension est

inférieure à celle d’un capteur isolé. La température ainsi déduite est donc

surestimée de ΔTM ~ f(T). C’est une erreur qui dépend de la température. Elle

diminue avec un fort courant et des transistors petits. Les simulations montrent

qu’elle devient négligeable avec des transistors de type haute tension de seuil (hvt),

et faible puissance (lp), même avec des transistors aussi large de 700 nm. Ce

courant de fuite peut toutefois être calibré après chaque mesure sur un capteur, par

une mesure supplémentaire où tous les capteurs sont inactifs.

Les diodes seront finalement de type PMOS, standard tension de seuil et faible

puissance (p-svt-lp).

Le flux dans un capteur actif sera de l’ordre de 36 W/cm2, ce qui est acceptable par

rapport aux flux des éléments qui sont de l’ordre de 4166 W/cm2.

Par conséquent, on optera pour des transistors larges de type NMOS, haute tension de seuil et

faible puissance (n-hvt-lp) pour réduire ΔTC même si la calibration est simple, par exemple

W/L = 700/65. Ensuite, on optera pour une grande diode de type PMOS, standard tension de

seuil et faible puissance (p-svt-lp) pour baisser la densité de flux à travers la diode, par

exemple 1,5 µm x 1,5 µm. Pour un courant de 1 µA à 5 µA de préférence le plus petit

possible pour éviter ainsi l’auto-échauffement, ΔTM reste négligeable. La figure 38 montre le

capteur optimisé.

- 67 -

Figure 38 : Dimensionnement retenu pour le capteur en option faible puissance

Tableau 1 : Erreurs systématiques induites par le système (matrices de capteurs, transistors

MOS de contrôle et les résistances parasites des chemins d’accès) et par la non-linéarité de la

sensibilité de la tension à la température (η).

I 0.1 µA 1 µA 5 µA

ΔI/I 3 % 0,35 % 0,08 %

ΔV (mV) 1 0 0

ΔT (°C) 0,5 0 0

Δη (mV/K) 0,18 0,14 0,14

ηTη 9,1 8,0 8,7

Le Tableau 1 montre que les erreurs du système sont négligeables, et que l’on peut utiliser un

courant aussi faible que 100 nA pour réduire au maximum l’auto-échauffement des capteurs.

En revanche, la non-linéarité intrinsèque aux capteurs cause une erreur jusqu’à 9 °C entre 0 et

100 °C. Cette erreur peut être systématiquement calibrée.

2.2.3. Conception et dessin de la puce

Suite aux travaux de dimensionnement, le capteur ainsi obtenu est illustré dans la figure 39. Il

s’agit d’une diode en série avec deux transistors MOS. Le dessin de ce capteur est le résultat

d’une optimisation délicate qui vise à :

Maximiser la sensibilité du capteur à la température. Ceci est traduit par le choix

d’une diode formée par une zone de diffusion active p dans un caisson n [13].

Minimiser l’erreur due aux résistances des transistors MOS et des lignes d’accès. Ceci

se traduit par de larges transistors et lignes d’accès au capteur.

Minimiser l’erreur due à la somme des courants de fuite des 2x128 = 256 transistors

MOS présents dans la matrice de capteurs. Ceci se traduit par une implantation

supplémentaire du canal des transistors pour augmenter leur tension de seuil et donc

réduire leur courant de fuite.

Minimiser l’erreur due à l’auto-échauffement du capteur sous l’effet du courant qui le

traverse. Ceci se traduit par des densités de courant d’opération faibles.

- 68 -

Figure 39 : Architecture d’un capteur formé par une diode et 2 transistors d’accès

La partie chauffante contient 8 cœurs chauffants. Son placement sur une barrette de 24 plots

est illustré dans la Figure 40. Son dessin répond aux critères d’optimisation suivants :

Garantir la liberté de changer la surface et la densité de puissance de l’ensemble

chauffant. Ceci se traduit à une organisation hiérarchique de l’ensemble chauffant

en 8 cœurs indépendants. Chaque cœur chauffant possède deux matrices de

transistors qui sont alimentées séparément. Chaque moitié est une matrice de 180

transistors larges fonctionnant à pleine puissance.

Garantir une injection de puissance assez élevée dans la partie chauffante pour

garantir une variation de température détectable. Vu la surface réduite de chaque

barrette (1,49 mm2), il est impossible de respecter toutes les règles de dessin du

DRM sur la largeur des lignes métallique. Par la suite, certaines règles ont dû être

violées. L’élément déterminant sera le courant maximal que l’on pourra injecter à

travers les couches RDL.

- 69 -

Figure 40 : Architecture de 8 cœurs chauffants placés dans une barrette de 24 plots

La partie de contrôle logique est formée par un compteur de 7 bits pour désigner les 128

capteurs dans l’empilement, dont 64 sont sur la puce du bas et 64 sur la puce du haut

(Figure 41). Les signaux digitaux alimentent deux décodeurs de ligne et de colonne pour

adresser chacun des 128 capteurs séparément (Figure 42). Un signal de mise sous tension

permet d’éteindre tous les capteurs pour effectuer des mesures de calibration, par exemple

la calibration de l’erreur due aux courants de fuite.

Figure 41 : Architecture du compteur de 1 à 128 et les cellules standards de la technologie ST CMOS65

utilisées.

- 70 -

Figure 42 : Architecture d’un décodeur de 8 lignes (ou colonnes) pour une matrice de 8x8 = 64 capteurs

2.3. Etape de fabrication / Niveaux de test

La puce s’inscrit dans une étude à moyen et long terme avec une caractérisation possible sur

trois niveaux d’intégration (illustrés dans les figures 43, 44 et 46) : au niveau plaque amincie

et non-amincie et au niveau système dans le cas d’un empilement 3D. Elle permet d’étudier le

comportement thermique d’un circuit planaire dans un premier temps, puis de comprendre les

implications thermiques associées à la dissipation dans les empilements 3D dans un second

temps.

Figure 43 : Plaque non-amincie testée en face avant sur plot d’aluminium

- 71 -

Les premiers travaux vont consister à déterminer les conditions optimales d’utilisation des

différents éléments du circuit : transistors de commande, horloges, cœurs chauffants et

capteurs. Ensuite, suivra la calibration des capteurs et des éléments chauffants. Sur la plaque

non amincie, les mesures sont effectuées directement sur le plot d’aluminium réalisé à l’issue

du back-end of line (BEOL) en face avant (FAV).

Figure 44 : Plaque amincie testé en face arrière sur la couche de redistribution (RDL)

La figure 44 illustre la seconde étape de test sur plaque amincie. Elle est amincie à 80 µm et

collée sur un support temporaire en verre. L’impact thermique de l’épaisseur de silicium sera

mesuré, ainsi que l’influence des TSV autour des éléments chauffants. Sur la plaque amincie,

les mesures se feront en plaçant les pointes sur la couche de redistribution (RDL) en face

arrière (FAR), qui est reliée au BEOL par les TSV.

Les mesures au niveau plaque (Figures 43 et 44) seront effectuées sur des testeurs sous pointe

de type Agilent-Cascade® (Figure 45). Les plaques sont posées sur un support métallique dit

chuck à température réglable.

Figure 45 : Testeur S300 (à gauche), et Support métallique (à droite)

Les mesures finales au niveau du boîtier (Figure 46) sont réalisées par l’intermédiaire d’une

carte de test et d’un programme de commande spécifique, présentés dans la section suivante.

Dans cette étape seront mesurés les effets thermiques dans les empilements 3D.

- 72 -

Figure 46 : Empilement 3D des deux puces au niveau « package »

2.4. Mise en boîtier

La mise en boîtier de la puce consiste à empiler les deux puces (haut et bas) sur un substrat

BGA et les recouvrir d’une résine de moulage.

2.4.1. L’empilement sur substrat BGA

L’assemblage se fait « puce à puce » comme expliqué dans le chapitre 1, avec d’abord

l’assemblage de la puce du bas sur le BGA, soit dans un four à passage (Mass Reflow) soit

par thermocompression. L’assemblage de la puce du haut sur la puce du bas se fait ici

uniquement par thermocompression du fait des faibles dimensions des interconnexions. Le

substrat BGA a été préalablement choisi suivant le dessin de notre puce et le nombre de

sorties à connecter (Annexe 4).

Figure 47 : Vue de dessus optique a) de la puce du bas sur BGA b) de la puce du haut sur celle du bas sur

BGA.

- 73 -

La figure 47 illustre une vue de dessus de l’empilement de la puce du bas sur BGA d’une part

et d’autre part celle de la puce du haut sur celle du bas, le tout sur le BGA.

2.4.2. Test en boîtier

La puce en boîtier est testée par l’intermédiaire d’une carte de test PCB (Printed Circuit

Board) (Figure 48) (Annexe 5) et d’un programme codé sous Labview® (Figure 50). La carte

de test est conçue de manière à pouvoir tester la puce manuellement avec des entrées

d’alimentation en fiche banane et de façon automatique avec le programme Labview® et un

banc PXI (Peripheral component interconnect eXtensions for Instrumentation). L’adressage

des barrettes est fait en manuel par une roue codeuse et en automatique directement sur

l’interface Labview® (Figure 48) par l’intermédiaire de multiplexeurs.

Figure 48 : Carte de test PCB

Nous disposons de deux cartes de test avec chacune un compartiment ou « socket »

dimensionné pour le maintien des puces avec et sans résine de moulage. Une ouverture sur

chacun des compartiments a été prévue pour d’éventuelles mesures Infrarouges (Annexe 6).

Le banc de test est constitué (Figure 49) :

d’un banc PXI piloté par le programme Labview®

d’un générateur d’impulsions pour le signal d’horloge du compteur

d’une alimentation en tension pour la carte

d’une alimentation en tension pour les éléments chauffants

d’une alimentation courant/tension pour les mesures des capteurs

- 74 -

d’une cuve thermique

et d’un ordinateur

Les différents appareils sont connectés par l’intermédiaire de câbles GPIB (General Purpose

Interface Bus). Cette connexion permet de synchroniser la mise en tension des alimentations

et l’envoi des signaux d’horloge aux mesures.

Figure 49 : Banc de Test

Le programme Labview® pilote la carte de test et les différents appareils de mesure par

l’intermédiaire du banc PXI. Il est composé de trois onglets (Figure 50) :

Un onglet « AutoTemp » qui permet de mesurer des courbes courant-tension I(V)

sur les capteurs ou points chauds en fonction de la température de la cuve.

Un onglet « Stacking » qui permet de mesurer des résistances sur la puce du haut ou

du bas. Cette étape est préalablement réalisée pour valider l’empilement des puces

avant les mesures fonctionnelles.

Un onglet « Mapping » qui nous permet de mesurer des cartographies de

température.

- 75 -

Figure 50 : Interface du programme Labview® pour la cartographie thermique

- 76 -

2.4. Conclusion

Pour faire face aux problèmes d’auto-échauffement dans les empilements de puces 3D, il est

primordial de mettre en place des outils et méthodologies adéquats. Une puce de

caractérisation thermique, qui a pour objectif de comprendre les effets thermiques dans une

configuration 2D et ensuite 3D a été fabriquée. La puce thermique a été présentée dans ce

chapitre : la physique sur laquelle repose la conception des capteurs de température, ainsi que

la conception des puces. Cet empilement composé de deux puces assemblées sur substrat

BGA, permet de tester différents scenarios d’échauffements par l’intermédiaire de matrices de

capteurs et d’éléments chauffants embarqués dans le silicium et dans les niveaux de

métallisation M1 et M7.

La puce thermique s’inscrit dans une étude à moyen et long terme avec une caractérisation

possible sur trois étapes de fabrication : au niveau de la plaque (amincie et non-amincie) et en

boîtier. Elle permet d’étudier le comportement thermique d’un circuit planaire, et d’un

empilement 3D. Le circuit est composé de 8 doubles-barrettes centrales représentant chacune

un empilement de 2 barrettes des puces du haut et du bas: 6 des barrettes sont utilisées pour

établir des cartographies thermiques suivant lesquelles on peut évaluer les effets thermiques

des différents éléments de la technologie 3D à savoir les TSV, µ-bumps, RDL, et des larges

bumps. Les 2 barrettes restantes sont utilisées pour la calibration des capteurs et des éléments

chauffants.

Les tests se feront au niveau de la plaque grâce à des testeurs sous pointes et en boiter avec

une carte de test PCB pilotée par un programme Labview®. Les résultats des mesures

électriques sur la puce thermique seront présentés dans le chapitre 3. Ces mesures

expérimentales permettront également de calibrer les modèles numériques, qui seront

présentés dans le chapitre 4.

- 77 -

2.5. Bibliographie

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- 79 -

Chapitre 3 :

Mesures Electriques

Dans ce chapitre seront présentées les mesures électriques à chaque niveau de test. Nous

allons aborder en détail les différentes conditions de test depuis la caractérisation sur plaques

jusqu’aux puces mises en boîtier. Les conditions optimales d’utilisation des différents

éléments du circuit tels que les transistors de commande, l’horloge, les cœurs chauffants, et

les capteurs seront déterminées. Après avoir trouvé un point de fonctionnement satisfaisant,

ces paramètres seront utilisés tout au long de l’étude. Dans cette partie, on étudiera la

calibration des capteurs, en déterminant leur sensibilité thermique par rapport aux entrées de

tension et courant et la calibration des éléments chauffants, en déterminant leur puissance de

dissipation. Ensuite, des cartographies de températures seront établies aux différents niveaux

de test et suivant différents scénarios de chauffage. L’impact de plusieurs paramètres

technologiques comme le moulage, l’épaisseur du silicium, et les interconnexions 3D sera

mesuré.

- 80 -

3.1. Mesures électriques

Dans cette partie, nous présenterons la méthodologie mise en place pour les mesures. Les

mesures électriques présentées dans ce chapitre sont uniquement faites à partir des diodes

servant de capteurs de température, embarquées dans le silicium, et des matrices de transistors

constituant les éléments chauffants. Deux types de circuits seront caractérisés sur trois

niveaux de test :

plaque non-amincie à 775 µm d’épaisseur de silicium (2D).

plaque amincie à 80 µm d’épaisseur de silicium (2D).

l’empilement de puces 3D.

Entre les deux premières étapes, l’impact de l’épaisseur de silicium et les effets thermiques

des TSV autour des points chauds seront mesurés. La transition entre les plaques aux puces

mises en boîtiers, nous permettra de mesurer l’impact de la surface et du volume de

dissipation de la puce mais aussi l’impact de la 3D.

3.1.1. Niveau plaque

Le circuit thermique composé de deux puces (celle du haut et du bas) se situe sur le même

réticule que le produit « WIOMING » sur une plaque de 300 mm de diamètre (Figure 51).

Figure 51 : Emplacement des puces thermiques par rapport aux autres contributions

Le véhicule test est composé de 8 barrettes de test de 24 plots sur chaque niveau de puce

(Figure 52). Chaque barrette peut être testée indépendamment des autres. Au niveau de la

plaque les plots sont intégrés de manière à pouvoir tester les puces en face avant sur les plots

d’aluminium et en face arrière sur les lignes de redistribution RDL.

- 81 -

Figure 52 : Distribution des plots sur une barrette

Les 24 plots sont attribués aux :

Signaux digitaux :

o VSS (1 plot): masse – 0V – 5 mA @ fCLK = 1 Hz

o VDD (1 plot): alimentation – 1,2 V – 5 mA @ fCLK = 1 Hz

o CLK (1 plot): horloge, aucune fréquence minimale requise, fCLK = 1 Hz

o RN (1 plot): remise à zéro (actif à l’état haut)

Signaux des capteurs

o GNDS (1 plot): masse – 0 V

o SRC (1 plot): alimentation – 0,7 à 1,2 V

Signaux des éléments chauffants

o GNDx (8 plots): masse – 0 V, I = 100 mA

o Dx (8 plots): drain – 0 à 1,2 V, I = 100 mA

o Gx (2 plots): grille de contrôle – 0 à 1,2 V

Pour tester les différentes barrettes, deux solutions sont envisageables :

La première est l’utilisation de pointes de test manuelles : la mise en place de cette

solution est rapide car elle ne nécessite pas de programmation et n’introduit pas de

contrainte liée aux dimensions des barrettes (Figure 53). Le nombre limité de pointes,

- 82 -

généralement 6 par testeur constitue en revanche une limitation. Cette solution sera

réservée pour la mise en fonctionnement de la puce.

Les mesures à l’échelle de la plaque utilisant des pointes de test manuelles sont réalisées

sur un banc de test S300 Cascade Microtech® (Figure 45 dans chapitre 2). Cet équipement

peut accueillir des plaques jusqu’à 300 mm de diamètre et dispose de 6 pointes de test.

Les plaques sont placées sur un chuck en acier inoxydable qui peut être chauffé, par

exemple pour la calibration des capteurs, l’ensemble plaque plus chuck étant dans une

chambre isolée soumis à un flux d’azote contrôlé.

La deuxième solution utilise une carte à pointes adaptée aux dimensions des barrettes

(Figure 53 et 54). Sa mise en place nécessite un programme de test et des données de

localisation pour effectuer une cartographie. L’ensemble des 24 plots sera connecté.

Cette solution sera utilisée pour les mesures fonctionnelles.

Figure 53 : Dimensionnement des barrettes

Pour les mesures réalisées sous carte à pointes, un testeur du même type est employé qui, au

lieu d’avoir des pointes de test manuelles, dispose d’une matrice pouvant accueillir une carte à

pointes.

- 83 -

Figure 54 : Carte à pointes

3.1.1.1. Conditions de test

Le chuck métallique constitue un puits thermique important, et donc une limitation pour la

mesure de température dans le silicium. On utilise des plaques en verre d’épaisseurs 750 µm

entre la plaque et le chuck pour isoler thermiquement la plaque. Le protocole de mesure est

comme suit (Figure 55):

Figure 55: Protocole de mesure

Dans un premier temps les signaux numériques sont alimentés : VSS, VDD, CLK et

RN

- 84 -

Les éléments chauffant sont activés en alimentant les plots Dx, GNDx et Gx. Etant

donné que les mesures se font uniquement en statique, il est primordial d’attendre un

délai de 60 secondes pour la thermalisation du circuit.

Ensuite les mesures en température seront établies. Elles sont réalisées soit en injectant

du courant et en mesurant la tension soit l’inverse. Elles se font entre les bornes SRC

et GNDS (Figure 56). Chaque capteur est piloté par deux transistors MOS, alimentés

par VSS et VDD. Leur adressage se fait avec le compteur intégré et par l’intermédiaire

du signal d’horloge CLK : le changement de capteur se fait sur chaque front montant

de CLK tant que RN est à l’état haut.

Figure 56 : Schéma d'un capteur piloté par deux transistors

La figure 56 présente une illustration d’un capteur diode et de la logique de commande, les

tensions d’entrées seront déterminées dans l’étude qui suit. Les plots SRC et GNDS sont

commun à tous les capteurs. Un seul capteur peut être interrogé à la fois avec un ou les deux

transistors à l’état passant. Les courants ou tensions mesurés dans les autres capteurs restent

faibles voir négligeables en comparaison de ceux mesurés dans le capteur actif (Figure 57).

3.1.1.2. Point de fonctionnement de la logique.

Cette étude consiste à déterminer les conditions optimales d’utilisation des différents éléments

du circuit : transistors de commande, horloge, cœurs chauffants et capteurs. Pour ce faire, les

tensions de polarisation de ces différents éléments seront déterminées (VDD, VSRC, VCLK). La

tension VDD est à la fois la tension d’entrée de la logique de commande (compteur,

décodeur …) mais aussi la tension de grille des deux transistors de commande des capteurs.

Un premier cycle de mesure a été effectué sur la base des tensions préconisées par le DRM

(Design Rules Manual). Celui-ci a montré un défaut d’adressage complet des capteurs,

adressage trop rapide qui implique la non-sélection de certains des capteurs. Pour explorer la

fenêtre de fonctionnement de la puce, nous allons fixer alternativement la tension d’entrée de

- 85 -

la logique de commande et faire varier la tension aux bornes des capteurs et inversement.

Pour commencer, on fixe VSRC à 0,7 V (tension aux bornes des capteurs) et on observe le

comportement des capteurs face à une variation de VDD.

La figure 57 montre l’évolution du courant ISRC en fonction de VSRC. L’adressage des capteurs

dans la puce thermique est conçu de manière à effectuer des cycles de 128 signaux : les 64

premiers correspondent aux capteurs de la puce du bas (bottom die) et les 64 suivants à ceux

de la puce du haut (top die).

Figure 57 : Mesure du courant aux bornes des capteurs pour VDD = 0,6 V, VSRC = 0,7 V et CLK = 1 Hz à

la température ambiante TAMB = 25 °C

Dans l’exemple de la figure 57, les mesures sont réalisées sur la puce du haut, on note deux

régimes :

Un premier palier, qui correspond aux 64 réponses successives des capteurs de la puce

du bas, ceux-ci ne sont pas connectés et le courant, faible, est une somme de courants

de fuite.

Un second palier, qui correspond aux 64 réponses successives des capteurs de la puce

du haut. Les variations observées sont d’origine résistive, liées aux chemins d’accès

des capteurs différents selon leur localisation. Ceci implique un courant de sortie

différent pour chaque capteur à la température ambiante et donc la nécessité de

calibrer capteur par capteur.

Pour un VDD de 0,6 V, on observe une bonne répétabilité des mesures mais on n’interroge

pas encore tous les capteurs : 124/128. Ce problème est lié aux compteurs de la partie logique

de commande, il peut être contourné en faisant varier la tension d’entrée VDD. Il est

- 86 -

important de souligner que la fréquence d’horloge fonctionnelle maximale FMAX d’un circuit

dépend de VDD. En effet, FMAX dépend du courant Ids qui fait commuter les portes logiques

ou bascules et qui est une fonction de VDD et de Vth (Equation 3.1.1) dans le régime linéaire:

(

) (3.1.1)

W est la largeur du NMOS, L la longueur de grille, μn la mobilité des électrons, Cox la capacité

de grille, Vgs la tension grille-source, Vds la tension drain-source et Vth la tension de seuil. Dans

le cas du NMOS ; lorsqu’il est bloqué Vgs = 0 et Vds = VDD ou passant avec Vgs = VDD et

Vds quasi nul, de l’ordre de quelques micro Volt.

Dans le but de maintenir un ratio VDD/Vth constant, la réduction de la tension d’alimentation

VDD permet de compenser un abaissement de la tension de seuil en réduisant dynamiquement

le potentiel d’alimentation. Une réduction de la tension VDD permettrait de ralentir les

bascules du compteur pour adresser tous les capteurs et donc de diminuer les « violations de

timing », causées par un signal d’horloge trop rapide, avec des risques de rater un état logique

et de ne pas stocker sa réponse.

En diminuant VDD à 0,5 V (Figure 58), dans le premier cycle nous n’adressons encore que

126 capteurs sur 128. Les 128 capteurs ne sont interrogés qu’à partir de la seconde itération.

La diminution de la tension nous permet donc de ralentir le basculement du compteur tout en

maintenant une fréquence d’horloge fixe.

Figure 58 : Mesure du courant aux bornes des capteurs pour VDD = 0,5 V, VSRC = 0,7 V et CLK = 1 Hz à

la température ambiante TAMB = 25 °C

- 87 -

La diminution de VDD peut être poursuivie pour connaitre l’intervalle de fonctionnement de

la puce. Cette plage reste basse et restreinte, elle est due aux contraintes de dimensions des

barrettes de test et donc à un sous dimensionnement du compteur (cf. chapitre 2).

Sur une plage de VDD comprise entre 0,25 V à 0,4 V et pour un VSRC de 0,7 V le circuit

fonctionne normalement dès la première itération (Figure 59). On fait de même pour VSRC en

fixant VDD à 0,4 V.

Figure 59 : Mesure du courant aux bornes des capteurs pour VDD comprise entre 0,2 V et 0,4 V,

VSRC = 0,7 V et CLK = 1 Hz à la température ambiante TAMB = 25 °C

En faisant varier VSRC, on constate que pour les valeurs de VSRC inférieures à 0,5 V, le courant

mesuré aux bornes des capteurs devient faible, voire presque nul en-dessous de 0,3 V. Le

courant mesuré est proche des courants de fuite, ce qui compromet la précision des mesures

(Figure 60).

- 88 -

Figure 60 : Mesure du courant aux bornes des capteurs pour VSRC comprise entre 0,3 V et 0,6 V,

VDD = 0,4 V et CLK = 1 Hz à la température ambiante TAMB = 25 °C

En conclusion nous avons identifié la fenêtre de fonctionnement optimal de la puce

thermique : VDD doit être compris entre 0,25 V et 0,5 V et VSRC supérieur à 0,6 V. Pour la

suite de l’étude on fixera VDD à 0,4 V et VSRC à 0,7 V ce qui correspond à un ISRC égal à

1 µA. Les mesures se feront par la suite en injectant un courant et en mesurant la tension.

3.1.1.3. Calibrations

3.1.1.3.1. Calibration des capteurs

Une fois le point de fonctionnement déterminé, la calibration des capteurs est réalisée. Elle

consiste à déterminer la relation qui lie la tension et le courant aux bornes des capteurs à la

température, en tenant compte des résistances d’accès de chaque capteur et des erreurs

induites par les courants de fuites des autres capteurs non mesurés. La tension aux bornes des

capteurs est mesurée à différentes températures sur un chuck chauffant avec un courant de

1 μA. Le circuit logique est alimenté avec des tensions VDD et VCLK égalent à 0,4 V.

3.1.1.3.1.1. Au niveau de la puce du haut

Chaque capteur est calibré individuellement afin de prendre en compte sa résistance d’accès.

La tension aux bornes de chaque capteur est mesurée sur plusieurs cycles et à différentes

températures (Figure 61). On détermine ainsi la sensibilité en température de chaque capteur.

- 89 -

Figure 61 : Variation de la tension aux bornes des capteurs en fonction de la température suivant

plusieurs cycles de mesure sur la puce du haut avec une épaisseur de silicium de 775 µm.

La figure 62 montre que pour un capteur, la tension mesurée à ses bornes dépend linéairement

de la température.

Figure 62 : Variation de la tension aux bornes d’un capteur en fonction de la température pour un

courant ISRC de 1µA.

- 90 -

La sensibilité de ce capteur est définie par :

(3.1.2)

La même méthode est appliquée sur les 63 autres capteurs (Tableau 1).

Tableau 1 : sensibilité des capteurs de la puce du haut

Capteur ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K)

1 -1,66 17 -1,69 33 -1,68 49 -1,67

2 -1,68 18 -1,66 34 -1,68 50 -1,67

3 -1,69 19 -1,65 35 -1,67 51 -1,67

4 -1,69 20 -1,69 36 -1,70 52 -1,68

5 -1,67 21 -1,68 37 -1,67 53 -1,69

6 -1,67 22 -1,69 38 -1,67 54 -1,67

7 -1,66 23 -1,68 39 -1,67 55 -1,69

8 -1,68 24 -1,67 40 -1,69 56 -1,71

9 -1,66 25 -1,68 41 -1,68 57 -1,71

10 -1,68 26 -1,69 42 -1,67 58 -1,69

11 -1,66 27 -1,67 43 -1,68 59 -1,70

12 -1,67 28 -1,69 44 -1,67 60 -1,69

13 -1,66 29 -1,68 45 -1,67 61 -1,67

14 -1,66 30 -1,68 46 -1,69 62 -1,69

15 -1,66 31 -1,68 47 -1,67 63 -1,68

16 -1,69 32 -1,67 48 -1,69 64 -1,68

3.1.1.3.1.2. Au niveau de la puce du bas

Les mesures sur la puce du bas sont réalisées sur les barrettes périphériques pour anticiper le

rajout de résistances d’accès après empilement. Les résistances d’accès entre les capteurs de

la puce du haut et ceux du bas différent, ce qui implique la nécessité d’effectuer la calibration

à chaque niveau (Figure 63).

- 91 -

Figure 63 : Variation de la tension aux bornes des capteurs en fonction de la température suivant

plusieurs cycles de mesure sur la puce du bas avec une épaisseur de silicium de 775 µm

La méthode appliquée est similaire à celle décrite pour la puce du haut. La tension aux bornes

des capteurs est mesurée à différentes températures sur plusieurs cycles. La thermalisation se

fait par le chuck chauffant. Lors de la calibration des capteurs, nous avons utilisé des plaques

sans le support temporaire en verre pour s’assurer que l’ensemble de la plaque soit à la même

température que celle du chuck.

Les sensibilités obtenues sont indiquées dans le tableau 2. La calibration des 128 capteurs

nous permet de transcrire les valeurs électriques mesurées en température.

Tableau 2 : sensibilité des capteurs de la puce du bas

Capteur ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K) Capteur

ΔV/ΔT

(mV/K)

1 -1,68 17 -1,68 33 -1,68 49 -1,67

2 -1,67 18 -1,67 34 -1,70 50 -1,68

3 -1,69 19 -1,66 35 -1,67 51 -1,68

- 92 -

4 -1,69 20 -1,69 36 -1,68 52 -1,68

5 -1,66 21 -1,69 37 -1,67 53 -1,70

6 -1,68 22 -1,67 38 -1,69 54 -1,69

7 -1,66 23 -1,67 39 -1,68 55 -1,70

8 -1,67 24 -1,69 40 -1,68 56 -1,70

9 -1,67 25 -1,69 41 -1,69 57 -1,71

10 -1,69 26 -1,69 42 -1,66 58 -1,68

11 -1,65 27 -1,67 43 -1,67 59 -1,69

12 -1,65 28 -1,69 44 -1,67 60 -1,71

13 -1,66 29 -1,68 45 -1,67 61 -1,68

14 -1,66 30 -1,66 46 -1,69 62 -1,69

15 -1,67 31 -1,68 47 -1,67 63 -1,68

16 -1,69 32 -1,68 48 -1,68 64 -1,67

3.1.1.3.1.3. Calibration des éléments chauffants

Pour établir des cartographies de température, il faudra appliquer simultanément une

puissance sur un élément chauffant et mesurer la température à l’aide des capteurs embarqués.

Pour ce faire il est nécessaire de connaitre précisément la puissance dissipée. La calibration

des éléments chauffants permet de déterminer la puissance dissipée par rapport aux entrées

électriques. La puissance dissipée dans un transistor est donnée par la formule suivante :

(3.1.3)

Avec, VD et VG : les tensions drain-source et grille-source, et ID et IG les courants drain-source

et de fuite de grille.

Une correspondance entre la puissance dissipée et les entrées électriques est déterminée, en

mesurant le courant de grille en fonction de la tension de grille pour plusieurs tensions de

drain (Figure 64). De même, le courant de drain est mesuré en fonction de la tension de drain

pour plusieurs tensions de grille (Figure 65).

- 93 -

Figure 64 : Variation du courant de drain vs. Tension de drain pour plusieurs tensions de grille.

Figure 65 : Variation du courant de grille vs. Tension de grain pour plusieurs tensions de drain.

Avec les figures 64 et 65, la puissance exacte dissipée sur un point chaud peut être

déterminée. La puissance maximale que l’on pourra dissiper sur un point chaud sera de 442

mW pour VD = VG = 1,2 V. La puissance maximale dissipée sur un cœur chauffant

correspond à un courant de l’ordre de 350 mA. Les cœurs chauffants sont au nombre de 8 et

peuvent être opérés séparément mais le courant résultant est collecté dans une seule ligne. Le

- 94 -

courant résultant est limité par la capacité de la couche de redistribution RDL à faire passer un

fort courant, sous dimensionnés par manque de place. De plus nous avons vu que l’épaisseur

de cette couche est plus fine par endroit que celle attendue dû à un problème fabrication. Cela

limite encore plus sa capacité à faire passer de fort courant.

3.1.1.4. Cartographie thermique

La combinaison des capteurs avec les éléments chauffants permettra d’établir des

cartographies thermiques à différentes étapes de fabrication de la puce.

3.1.1.4.1. Niveau plaque non amincie

Les mesures sur la plaque non amincie sont effectuées directement sur les plots d’aluminium

au-dessus du back-end of line (BEOL) sur la face avant (FAV) (Figure 66).

Figure 66 : Plaque non-amincie testé en face avant sur plot aluminium avec une épaisseur de silicium de

775 µm

Seuls les résultats sur la puce du bas seront présentés, puisqu’elle est aussi testable en face

arrière. On mesure, dans un premier temps, la tension aux bornes des capteurs à une

température de chuck de 25 °C. Cette tension sera la tension de référence à 25 °C. Ensuite on

applique une puissance allant de 100 à 300 mW sur un seul élément chauffant. La différence

entre la tension mesurée et la tension de référence est convertie en température par le biais de

la sensibilité thermique établie précédemment pour chaque capteur.

Le tableau 3 récapitule les résultats électriques sur la puce du bas. Les températures (T) sont

calculées en divisant la différence (Δ) entre la tension mesurée et la tension de référence par la

sensibilité (S) des capteurs plus la température de référence de 25 °C.

( )

La même opération est reproduite pour plusieurs puissances dissipées.

- 95 -

Tableau 3 : Résultats électriques des capteurs sur la puce du bas.

Capteurs

Tension

ref

Tension

P = 100

mW

Delta Sensi-

bilité

Temp.

P = 100

mW

Temp.

P = 200

mW

Temp.

P = 300

mW

V V V mV/°C °C °C °C

1 0,7438 0,74214 0,001655 1,678 25,99 26,97 27,96

2 0,7438 0,74211 0,001713 1,675 26,02 27,05 28,07

3 0,7437 0,74190 0,001803 1,688 26,07 27,14 28,20

4 0,7437 0,74197 0,001793 1,689 26,06 27,12 28,18

5 0,7436 0,74185 0,001750 1,659 26,06 27,11 28,17

6 0,7438 0,74216 0,001665 1,677 25,99 26,99 27,98

7 0,7436 0,74200 0,001601 1,664 25,96 26,92 27,89

8 0,7437 0,74246 0,001297 1,673 25,78 26,55 27,33

9 0,7437 0,74198 0,001778 1,667 26,07 27,13 28,20

10 0,7439 0,74198 0,001917 1,693 26,13 27,26 28,40

11 0,7436 0,74182 0,001865 1,651 26,13 27,26 28,39

12 0,7437 0,74183 0,001869 1,655 26,13 27,26 28,39

13 0,7436 0,74182 0,001821 1,661 26,10 27,19 28,29

14 0,7437 0,74199 0,001775 1,662 26,07 27,14 28,20

15 0,7438 0,74211 0,001714 1,670 26,03 27,05 28,08

16 0,7437 0,74224 0,001518 1,686 25,90 26,80 27,70

17 0,7436 0,74136 0,00232 1,681 26,38 27,76 29,14

18 0,7439 0,74158 0,00232 1,672 26,39 27,78 29,16

19 0,7438 0,74148 0,002323 1,660 26,40 27,80 29,20

20 0,7439 0,74163 0,002333 1,692 26,38 27,76 29,14

21 0,7438 0,74166 0,002219 1,687 26,31 27,63 28,94

22 0,7437 0,74164 0,00208 1,675 26,24 27,49 28,73

23 0,7437 0,74163 0,002073 1,665 26,24 27,49 28,73

24 0,7440 0,74194 0,00208 1,689 26,23 27,47 28,70

25 0,7438 0,74003 0,003794 1,686 27,25 29,50 31,75

26 0,7439 0,74016 0,00380 1,689 27,25 29,15 31,75

27 0,7438 0,73961 0,004194 1,673 27,51 30,01 32,52

28 0,7438 0,74033 0,003487 1,685 27,07 29,14 31,21

29 0,7437 0,74071 0,003 1,679 26,79 28,58 30,37

30 0,7434 0,74097 0,00251 1,659 26,51 28,03 29,54

- 96 -

31 0,7436 0,74114 0,00249 1,675 26,49 27,98 29,47

32 0,7436 0,74117 0,002472 1,683 26,47 27,94 29,41

33 0,7436 0,73784 0,0058 1,678 28,46 31,92 35,37

34 0,7438 0,73742 0,00646 1,697 28,81 32,61 36,42

35 0,7436 0,73435 0,009254 1,671 30,54 36,08 41,62

36 0,7436 0,73809 0,005569 1,684 28,31 31,61 34,92

37 0,7436 0,73991 0,00368 1,668 27,21 29,42 31,63

38 0,7439 0,74107 0,00289 1,689 26,71 28,42 30,14

39 0,7437 0,74099 0,002770 1,677 26,65 28,30 29,96

40 0,7437 0,74103 0,00266 1,675 26,59 28,18 29,77

41 0,7438 0,73968 0,004195 1,689 27,48 29,37 31,74

42 0,7436 0,73985 0,003814 1,664 27,29 29,10 31,70

43 0,7437 0,73967 0,00408 1,673 27,44 29,89 32,33

44 0,7437 0,73985 0,00392 1,674 27,35 29,05 31,44

45 0,7437 0,74063 0,003115 1,670 26,87 28,73 30,60

46 0,7438 0,74120 0,00260 1,693 26,54 28,07 29,61

47 0,7436 0,74112 0,002562 1,667 26,54 28,07 29,61

48 0,7436 0,74110 0,002542 1,676 26,52 28,03 29,55

49 0,7436 0,74169 0,001914 1,669 26,15 27,29 28,44

50 0,7438 0,74188 0,001936 1,683 26,15 27,30 28,45

51 0,7437 0,74175 0,001945 1,679 26,16 27,32 28,48

52 0,74376 0,74184 0,001915 1,680 26,14 27,28 28,42

53 0,74388 0,74198 0,001896 1,697 26,12 27,23 28,35

54 0,74398 0,74215 0,001833 1,689 26,08 27,17 28,25

55 0,74402 0,74218 0,001840 1,696 26,08 27,17 28,25

56 0,74392 0,74207 0,001847 1,703 26,08 27,17 28,25

57 0,74388 0,74240 0,001482 1,705 25,87 26,74 27,61

58 0,74374 0,74227 0,001471 1,676 25,88 26,75 27,63

59 0,74376 0,74228 0,001484 1,689 25,88 26,76 27,64

60 0,74396 0,74246 0,001498 1,708 25,88 26,75 27,63

61 0,74386 0,74239 0,001468 1,680 25,87 26,75 27,62

62 0,74388 0,74241 0,001466 1,689 25,87 26,74 27,60

63 0,74376 0,74231 0,001452 1,678 25,87 26,73 27,60

64 0,74364 0,74222 0,001423 1,668 25,85 26,71 27,56

- 97 -

On peut alors établir des cartographies de température à différentes puissances dissipées. Un

programme Matlab® et un script Visual basic® ont été utilisés pour automatiser le post-

traitement des résultats électriques et leur transcription en température.

Les Figures 67 et 68 montrent un exemple de cartographie de température sur les 64 capteurs

de la puce du bas pour une puissance dissipée de 100 mW. Une différence de température de

5 °C est observée entre le capteur le plus proche et le plus éloigné du point chaud.

Figure 67 : Exemple de cartographie de la température avec un chauffage sur un seul cœur chauffant

(Mesure) Vue 3D.

- 98 -

Figure 68 : Exemple de cartographie de la température avec un chauffage sur un seul cœur chauffant

(Mesure) Vue 2D.

L’incertitude de mesure sur 6 mesures est de +/- 0,3 °C par rapport à la moyenne avec

l’étalonnage des capteurs. Pour la suite des études, on utilisera le profil de la température en

fonction du paramètre distance entre capteurs et point chaud. Nous posons l’hypothèse que les

isothermes autour des points chauds décrivent des ellipses. Le paramètre distance considéré,

correspond au semi-grand axe de l'ellipse dont les foyers sont les centres des points chauds.

Où f1 et f2 sont les foyers de l'ellipse, et P est un point de l'ellipse (capteur). On notera que f1

et f2 correspondent physiquement au centre des matrices de transistors qui constituent les

cœurs chauffants.

La figure 69 montre la distribution de la température pour différentes puissances de chauffage

sur un point chaud. Une dépendance linéaire est observée entre la température à 50 µm du

point chaud et la puissance dissipée (Figure 70).

- 99 -

Figure 69 : Profil de température à différente puissance dissipée sur silicium non aminci (775 µm).

Figure 70 : Température à 50 µm de distance du point chaud en fonction de la puissance dissipée sur

silicium non aminci (775 µm).

Les températures restent faibles pour une épaisseur de silicium de 775 µm étant donné qu'une

grande partie de la chaleur se propage dans le silicium.

- 100 -

3.1.1.4.2. Niveau plaque amincie

Les mesures sur la plaque amincie sont effectuées en plaçant les pointes sur la ligne de

redistribution RDL en face arrière, reliée au back-end par les TSV (Figure 71).

Figure 71 : Plaque amincie testé en face arrière sur la ligne de redistribution RDL

La méthode appliquée est la même que celle utilisée sur la plaque non-amincie : des

cartographies de température sont établies pour différentes puissances dissipées. Une

comparaison avec les mesures sur plaque non amincie sera menée afin d’évaluer l’impact de

l’épaisseur du silicium sur la dissipation thermique (cf. chapitre 4).

3.1.1.5. Impact de l’amincissement du silicium

L'amincissement du silicium dans les empilements 3D permet d’avoir des interconnexions

plus courtes et plus denses entre puces empilées, et donc une communication plus rapide avec

une consommation réduite. D'un point de vue technologique, l’amincissement du silicium

permet d'avoir un rapport d'aspect (diamètre, épaisseur) plus raisonnable pour la fabrication

des TSV. L’impact thermique de cet amincissement sera étudié en comparant les mesures sur

les deux configurations Figure 66 et 71.

Dans la figure 72, les températures pour des épaisseurs de silicium de 80 et 775 µm sont

mesurées pour différentes puissances injectées. Par exemple, pour une puissance dissipée de

200 mW, une augmentation de la température maximale de l’ordre de 15 °C est observée sur

le silicium aminci. Une légère différence dans les deux profils de température est également

observée, ce qui est dû au fait que pour la plaque non-amincie le profil de la résistance

thermique est similaire à la résistance en fonction de la distance pour une sphère (diffusion

radiale en 3D), alors que le profil pour la plaque aminci se rapproche à la tendance d’une

diffusion cylindrique. L’amincissement du silicium contraint à la chaleur à diffuser

radialement dans le plan de la puce.

- 101 -

Figure 72 : Profil de température à différentes puissances: comparaison plaque amincie (80 µm) / non

amincie (775 µm).

La réduction de l'épaisseur du silicium réduit le volume de dissipation de la chaleur dans la

puce, ce qui amène une augmentation de la température globale.

Sur la figure 73, est illustré l'impact de l'amincissement du silicium sur la température en

fonction de la puissance injectée. Dans le cas d’un silicium aminci, la température maximale

atteindra plus facilement la température limite admissible, lorsque la puissance dissipée

augmente.

Figure 73 : Température à 50 µm du point chaud à différentes puissances: comparaison plaque

amincie/non amincie

- 102 -

L'impact de l'amincissement du silicium sur la température en fonction de la puissance

dissipée peut également être analysé en regardant la résistance thermique totale de nos deux

empilements.

La résistance thermique totale des deux configurations est déduite des mesures électriques

(Figure 74).

Figure 74 : Résistance thermique sur plaques amincie (80 µm) et non amincie (775 µm) en fonction de la

distance au point chaud.

L’amincissement du silicium conduit à une augmentation de la résistance thermique de

l'empilement, ce qui signifie que le silicium aminci sera plus favorable à la génération de

points de chauds (cf. chapitre 4).

3.1.1.6. Impact des TSV thermiques au niveau plaque

Afin d’atténuer les effets thermiques dans les empilements de puces 3D, plusieurs solutions

sont envisagées notamment l’utilisation de TSV non seulement pour la transmission des

signaux mais aussi pour la dissipation de la chaleur autour des points chauds. On parle alors

de TSV dits thermiques [1]. Notre but est ici d’évaluer l’impact des TSV thermiques de

manière expérimentale. En effet, en raison de la mince couche d’oxyde autour des TSV dont

le but est de l’isoler électriquement, la question de leur réelle efficacité thermique peut être

soulevée.

Dans cette étude les tests ont été réalisés sur plaque amincie à 80 µm, en plaçant les pointes

sur la ligne de redistribution RDL en face arrière (Figure 75).

- 103 -

Figure 75 : Schéma en coupe de puce du bas au niveau plaque amincie

Pour étudier l’impact de ces TSV thermiques, nous disposons de deux barrettes en pointillé

dans la figure 76 : l’une comporte des TSV et l’autre ne comporte pas de TSV au voisinage

des éléments chauffants.

Figure 76 : Vue de dessus de la puce du bas avec description des 2 barrettes testées : Sans TSV et Avec

TSV.

- 104 -

La figure 77 illustre l’emplacement des TSV au voisinage des éléments chauffants sur une des

barrettes testées.

Figure 77 : Placement des TSV autour des éléments chauffants sur une barrette

On applique une puissance de 300 mW sur un cœur chauffant et on mesure la température des

capteurs dans les deux cas : avec et sans TSV thermiques au voisinage de ces cœurs

chauffants. Ces résultats sont donnés dans le graphique suivant :

Figure 78 : Profil de température avec et sans TSV autour des éléments chauffants.

- 105 -

Une légère augmentation de la température de 2 °C est observée au plus près du cœur

chauffant lorsque les TSV sont présents (Figure 78). En effet, avec la couche d'oxyde autour

des TSV, la conductivité thermique latérale est détériorée par rapport à celle du silicium (cf.

chapitre 4 : 4.6.3). La dissipation thermique est donc moins bonne en (x, y), ce qui n’est pas

compensé par son augmentation en z, ce qui explique l'augmentation de la température près

du point chaud.

3.1.2. Niveau package

Nous passons aux mesures électriques après empilement des deux puces sur un substrat BGA.

Nous appliquerons la même méthodologie de mesure que celle au niveau de la plaque. Les

mesures électriques en boîtier nous permettent d’étudier les effets thermiques dans un

empilement 3D. L’impact de la géométrie du boîtier ainsi que l’influence des interconnections

3D telles que les TSV, RDL et µ-bumps ainsi que leurs interactions seront mesurés.

L’empilement des deux puces sur un substrat BGA est testé par l’intermédiaire d’une carte de

test PCB et d’un programme Labview® pour le pilotage de la carte (cf. chapitre 2 : 2.4.2).

Deux types d’empilement sont testés, avec et sans résine de moulage. L’empilement est

composé de deux puces : la puce du haut de 200 µm d’épaisseur et la puce du bas de 80 µm

d’épaisseur sur un substrat BGA (Figure 79).

Figure 79 : Empilement 3D de la puce thermique

3.1.2.1. Conditions de test

Nous avons mis en place un banc de test composé d’un générateur d’impulsion pour le signal

d’horloge, d’alimentations pour les mises en tension et les mesures ainsi qu’une cuve

thermique permettant de contrôler la température. Le protocole de mesure reste le même

qu’au niveau plaque.

- 106 -

Avant chaque mesure fonctionnelle on s’assure de la fonctionnalité du circuit après

empilement 3D de chaque boîtier. Cela consiste à vérifier :

La continuité électrique à partir du PCB jusqu’à la puce du haut en mesurant une

résistance de 1,26 kΩ située sur la puce du haut.

Le fonctionnement des circuits élémentaires (diodes, transistors …).

Sur chaque barrette de calibration des puces du haut et du bas, des résistances en série ont été

implémentées afin d’évaluer la variation des résistances d’accès après empilement. Elles

serviront également à valider une continuité électrique après empilement. La validation est

obtenue en mesurant la résistance de 1,26 kΩ sur la puce du haut à partir de la carte de test

PCB (Figure 80).

Figure 80 : Mesure d'une résistance R sur la puce du haut à partir du PCB

La caractérisation d’une diode élémentaire sur une barrette de calibration du circuit nous

permet de vérifier l’effet des résistances d’accès sur la sensibilité thermique des capteurs

après empilement. On mesure ainsi le courant en fonction de la tension, on retrouve une

sensibilité thermique proche de celle mesurée au niveau plaque (Figure 81). Cela valide

l’empilement des deux puces sur le substrat BGA et l’intégration 3D sur notre véhicule test.

- 107 -

Figure 81 : Caractérisation I(V) d'un capteur pour différentes températures

L’empilement des deux puces du haut et du bas sur le substrat BGA implique cette fois

l’adressage complet des 128 capteurs. De ce fait, il est important de vérifier l’adressage de

tous les capteurs et leur répétabilité sur plusieurs cycles d’horloge. On mesure dans un

premier temps un point par impulsion, chaque impulsion d’horloge correspondant à

l’adressage d’un capteur. Sur un cycle de 128 impulsions, les 64 premières correspondent aux

adresses des capteurs sur la puce du bas et les 64 suivantes à ceux de la puce du haut.

La figure 82 illustre une série de mesures sur les 128 capteurs suivant plusieurs cycles

d’horloge.

- 108 -

Figure 82 : Répétabilité des mesures sur plusieurs cycles

Après chaque cycle de 128 impulsions, la 129e suivante reprend le premier capteur et ainsi de

suite. Nous avons une bonne répétabilité des 128 capteurs sur les 6 cycles de mesures. Par

contre d’un cycle à un autre, les mesures en tension sur un même capteur peuvent varier

jusqu’à 5,5 mV, ce qui correspond à une variation en température d’environ 3,3 °C. Cette

variation est réduite à 0,3 °C en mesurant 6 points par impulsion. La moyenne des 6 réponses

est prise en compte. Cette configuration sera utilisée pour le reste des études.

3.1.2.2. Cartographie thermique

En boîtier, la cartographie de température se fait simultanément sur les deux niveaux de

puces. La puce thermique nous permet d’avoir plusieurs scénarios d’excitation : sur la puce du

haut, sur la puce du bas ou sur les deux puces à la fois, tout en mesurant la température sur les

deux puces. Sur une barrette nous avons la possibilité d’activer un élément chauffant pour

simuler un point chaud ou de les activer tous pour simuler une température moyenne élevée.

Ces scenarios nous permettent de couvrir différentes configurations de dissipation rencontrées

dans les empilements 3D.

Une première comparaison est faite sur la répartition de la puissance dissipée. Dans un

premier temps, l’ensemble de la puissance (300 mW) est injecté sur un seul cœur chauffant

(2*60*80 µm²), il en résulte un flux de chaleur de 3125 W/cm². Cette configuration sera

utilisée pour étudier les problématiques des points chauds. En second lieu, cette puissance est

- 109 -

répartie sur huit cœurs chauffants pour simuler une température moyenne. La répartition de la

puissance dans le silicium diminue la température maximale, de 5 °C dans le cas représenté

dans la figure 83.

Figure 83 : Comparaison entre les profils de température pour une configuration de point chaud et de

température moyenne élevée.

Pour la suite de l’étude, on continuera avec la configuration « point chaud » qui permet

d’avoir une différence de température plus conséquente pour voir les effets des différents

paramètres technologiques.

Trois scénarios de chauffage dans la configuration de point chaud sont illustrés sur les figures

84, 85 et 86. Les profils de température dans les deux puces sont tracés sur les graphes suivant

que l’on chauffe un point chaud dans la puce du haut, du bas et dans les deux. La puissance

dissipée est de 300 mW dans le cas où l’on chauffe les deux puces séparément, et de 150 mW

sur chaque puce dans le cas où on chauffe les deux puces simultanément.

- 110 -

Figure 84 : Profil de température dans les deux puces suivant un chauffage dans la puce du haut

(300 mW)

Figure 85 : Profil de température dans les deux puces suivant un chauffage dans la puce du bas (300 mW)

- 111 -

Figure 86 : Profil de température dans les deux puces suivant un chauffage dans les deux puces (150 mW

sur la puce du haut + 150 mW sur la puce du bas)

Les profils de température des figures 84, 85 et 86 serviront pour corréler les simulations aux

mesures. Entre les deux scénarios de chauffage sur la puce du haut et celle du bas la

différence reste faible, de l’ordre d’un degré Celsius. Néanmoins la température est la plus

élevée dans le cas où l’on chauffe sur la puce du bas, ce qui est dû à un confinement du point

chaud entre deux couches de polymères à faible conductivité thermique dites underfills. Nous

constatons aussi que la température dans la puce non chauffée est plus uniforme, ce qui

implique que la chaleur s’est déjà étalée avant d’y pénétrer.

3.1.2.3. Impact de l’intégration 3D

Dans le cas d’une intégration 3D, la miniaturisation des différentes parties de silicium actif

dans un seul boîtier amène des flux de chaleur plus denses dans l’empilement final et

provoque des problèmes d'auto-échauffement. Dans cette étude, nous allons mesurer l’impact

de la technologie 3D en comparant la température maximale en 2D au niveau plaque et en 3D

au niveau du boîtier.

La figure 87 montre une comparaison du comportement de la température entre un circuit sur

une plaque 2D et un empilement de puces 3D. On s’intéresse à la température maximale en

fonction de la puissance dissipée dans les deux circuits. Pour une même puissance, la

température dans l’empilement de puces 3D est fortement plus élevée, ce qui est dû à une

réduction du volume de dissipation thermique et au confinement des puces.

- 112 -

Figure 87 : Mesure de l'impact thermique de la technologie 3D sur la température maximale

Confronté à cette augmentation drastique de la température dans les circuits 3D, dans notre

puce thermique, des interconnexions 3D ont été implémentées au voisinage des éléments

chauffants afin de faciliter la dissipation de la chaleur sur différentes barrettes. Dans la suite

de l’étude on étudiera en détail l’impact thermique de ces éléments 3D.

3.1.2.4. Impact du moulage

L’encapsulation consiste à mettre dans un boîtier un composant ou un circuit afin de le

protéger des agressions de l'environnement extérieur, tout en assurant les connexions

électriques nécessaires à son fonctionnement. Nous regardons ici son impact sur la dissipation

thermique.

Deux types de puces sont testés, avec et sans résine de moulage, afin d’évaluer son impact.

Malgré sa faible conductivité thermique, le moulage permet de dissiper la chaleur sur le haut

de la puce et de réduire la température de l’ordre 10 °C dans la puce du bas dans les

conditions de test employées (Figure 88).

- 113 -

Figure 88 : Profil de température dans les deux puces avec et sans moulage

La température dans les puces peut encore être réduite en améliorant la conductivité

thermique de la résine de moulage avec des billes d’un matériau de forte conductivité par

exemple [2] (cf. chapitre 4 : 4.6.2).

3.1.2.5. Impact des TSV thermiques, de la RDL et µ-bumps au niveau

boîtier

Les interconnexions 3D peuvent avoir une influence forte sur la dissipation thermique suivant

leur placement. Trois barrettes ont été testées avec des configurations qui différent autour des

éléments chauffants (Figure 89).

La première ne dispose pas d’interconnexions 3D autour des éléments chauffants.

La seconde comporte des couronnes de TSV autour des éléments chauffants.

La dernière comporte des couronnes de TSV, avec au-dessus d’eux une ligne de

redistribution RDL et des µ-bumps autour des éléments chauffants.

L’impact des TSV, RDL et µ-Bumps a été mesuré sur les trois barrettes (Figure 89).

- 114 -

Figure 89 : Vue de dessus de la puce du bas avec description des trois barrettes testées : Sans TSV, Avec

TSV seuls et Avec TSV + RDL + µ-Bumps.

Les mesures électriques ont montré une faible différence de température entre ces trois cas

que l’on ne peut pas exploiter (Figure 90). Cette faible différence est due à la présence d’une

faible densité de TSV et de µ-bumps autour des points chauds.

Figure 90 : Mesure de la température dans les deux puces des trois barrettes testées : Sans TSV, Avec

TSV seuls et Avec TSV + RDL + µ-Bumps.

- 115 -

L’impact de ces interconnexions 3D sur la dissipation thermique sera étudié plus amplement

par les simulations numériques.

3.2. Conclusion

Les mesures électriques ont été réalisées à partir de diodes embarquées dans le silicium,

servant de capteurs de température et de matrices de transistors pour les éléments chauffants.

La caractérisation électrique a été effectuée à trois étapes de fabrication : sur plaques amincie

et non-amincie et en boîtier. Le protocole de test reste le même tant au niveau plaque qu’en

boîtier.

Les mesures en température se font entre les bornes SRC et GNDS. Les capteurs sont pilotés

par deux transistors alimentés par VSS et VDD. Le changement de capteur se fait sur chaque

front montant du signal d’horloge CLK tant que le reset RN est à l’état haut. Les mesures

électriques au niveau de la plaque ont été effectuées par l’intermédiaire d’une carte à pointe

sur des testeurs de type Agilent-Cascade® doté d’un chuck chauffant. Elles ont consisté dans

un premier temps à déterminer les conditions optimales d’utilisation des différents éléments

du circuit : transistors de commande, horloge, cœurs chauffants et capteurs. Des tensions de

polarisation ont été déterminées pour l’ensemble de la puce. Ensuite, la calibration des

éléments chauffants a permis de déterminer la dissipation d'énergie des sources de chaleur en

fonction des conditions électriques, et celle des capteurs de température. La tension aux

bornes des capteurs est mesurée à différentes températures pour un courant donné, ce qui

donne la correspondance entre la tension et la température mesurée. Une véritable

cartographie de température est obtenue en créant des points chauds et en mesurant la

température dans les 64 capteurs de chaque puce. L’étude sur l'épaisseur de silicium a

démontré que son amincissement augmente la résistance thermique. Cela conduit à une

augmentation de la température tout en conservant la puissance inchangée. L’impact des TSV

sur la dissipation de la chaleur autour des points chauds a été étudié. Il montre que son effet

bénéfique n’est pas une généralité. Dans certaines configurations, comme dans notre cas, ils

peuvent entraîner une augmentation de la température pour les configurations comportant un

point chaud.

Les mesures électriques en boîtier ont été effectuées par l’intermédiaire d’une carte de test

PCB et d’un programme de pilotage approprié. Dans un premier temps, la fonctionnalité des

assemblages a été vérifiée. L’adressage de tous les capteurs et leur répétabilité sur plusieurs

cycles d’horloge ont été vérifiés et améliorés. Trois scénarios de chauffage dans la

configuration de point chaud ont été étudiés. Une comparaison de la dissipation thermique

entre un circuit 2D (sur plaque) et 3D a été réalisée. La température maximale en fonction de

la puissance dissipée est nettement plus élevée pour un empilement 3D, ce qui est dû à la

réduction du volume de dissipation thermique et au confinement des puces. L’impact de la

résine de moulage sur la dissipation thermique a été mesuré en comparant deux types

- 116 -

d’assemblage, avec et sans moulage. Malgré sa faible conductivité thermique, le moulage

permet de dissiper la chaleur vers le haut de la puce et de réduire la température maximale de

l’ordre de 10 °C dans la puce du bas. L’influence sur la dissipation thermique des

interconnexions 3D tels que les TSV, la RDL et les µ-bumps a été évaluée mais reste faible

dans notre cas car leurs densités sont faibles autour des éléments chauffants.

Les mesures électriques serviront à calibrer les modèles numériques de chaque niveau de test

présentés dans le chapitre IV. Des modèles numériques calibrés, nous permettrons d’avoir des

simulations prédictives. Par la suite, dans le chapitre 4, les modèles numériques prédictives

permettront à explorer différentes scénarios de chauffage pour en déduire des

recommandations thermiques.

3.3. Bibliographie

[1] J. Cong, Y. Zhang, “Thermal via planning for 3-D ICs”, IEEE/ACM International

Conference on Computer-Aided Design, 2005. November 2005. p. 745-752.

[2] A. A. Wereszczak, “Thermally Conductive MgO-Filled Epoxy Molding

Compounds”, IEEE Transaction on Components, Packaging and Manufacturing

Technology, Vol. 3, No. 12, December 2013. p 1994 – 2005.

http://www.mendeley.com/library/

- 117 -

Chapitre 4 :

Simulation et

Modèles thermiques

Dans ce chapitre, sera présentée l’étude numérique menée en parallèle des mesures

électriques. Nous exposerons dans un premier temps la notion d’éléments finis ainsi que la

théorie des plans d’expériences. Les hypothèses posées dans nos modèles seront détaillées

dans un second temps. Ensuite, des études de sensibilité seront faites à partir des modèles

numériques au niveau de la plaque et en boîtier. Puis, la validation de nos modèles sur les

différentes étapes de test sera présentée. Cette validation se fera en corrélant les résultats

numériques issus du modèle avec les mesures électriques. Enfin, des recommandations

thermiques seront déduites des modèles numériques calibrés, ce qui sera pris en compte pour

la conception de circuits intégrés.

- 118 -

4.1. Méthode des Eléments finis

La méthode des éléments finis (FEM) est une technique d'analyse numérique utilisée par les

ingénieurs, les scientifiques et les mathématiciens pour obtenir des solutions aux équations

différentielles qui décrivent plus ou moins approximativement une grande variété de

problèmes physiques ou non physiques [1]. Les avantages de cette méthode résident dans sa

simplicité de mise en œuvre, la fiabilité des algorithmes et la capacité à simuler des

géométries complexes, impossibles à étudier avec des méthodes analytiques ou par

différences finies. Il reste néanmoins des questions essentielles qui devraient être adressées

lors de l’analyse des éléments finis [2] :

Justifier les hypothèses de l’analyse du problème

Evaluer la précision des résultats

Evaluer la pertinence de ces résultats par rapport aux objectifs visés

L’objectif de cette partie est de présenter les principes de base de cette méthode en insistant

sur l’enchaînement des tâches, démarches et hypothèses associées, qui assurent la cohérence

du processus de calcul. Ces points sont utiles pour comprendre les deux principales difficultés

dans la mise au point d’un modèle numérique :

Problèmes préliminaires à la phase de calcul

Problèmes liés à l’exploitation des résultats

Deux caractéristiques des éléments finis valent la peine d'être mentionnés :

1) l’approximation des champs physiques sur les éléments finis offre une bonne précision

même avec des fonctions simples d’approximation. Cette précision peut être améliorée

en augmentant le nombre d'éléments, en particulier dans les zones de forts gradients.

2) la localisation des approximations conduit à des systèmes d'équations complexes pour

un problème discrétisé. Cela permet de résoudre les problèmes avec un très grand

nombre d'inconnues nodales.

Les principales étapes de construction d’un modèle d’éléments finis sont ici décrites, afin d’en

comprendre le principe général [3] :

Discrétisation du milieu continu : la première étape consiste à diviser une région du

problème en éléments finis, on parle alors de maillage. Cette opération est

généralement générée par un préprocesseur.

Sélection des fonctions d'interpolation : elles sont utilisées pour interpoler les

variables du champ sur l'élément. Souvent, des polynômes sont choisis comme

- 119 -

fonctions d'interpolation. Le degré du polynôme est fonction du nombre de nœuds

affectés à l'élément.

Détermination des propriétés de l'élément : l'équation de la matrice de l'élément fini

doit être établie, elle rapporte les valeurs nodales de la fonction inconnue en fonction

des autres paramètres. Pour cette tâche, différentes approches peuvent être utilisées;

les plus pratiques sont la méthode de « Galerkin » et l'approche « variationnelle ».

Assemblage des équations du modèle : pour déterminer le système d'équations global

pour toute la région de la solution, nous devons assembler toutes les équations

d'éléments. En d'autres termes, nous devons combiner les équations d'éléments locaux

pour tous les éléments utilisés pour la discrétisation. Les connectivités des éléments

sont utilisées pour le processus d'assemblage. Les conditions aux limites qui ne sont

pas comptabilisées dans les équations d'éléments doivent être imposées.

Résolution du système d’équations global : le système d’équations global de l'élément

fini est généralement clairsemé, symétrique et défini positif. Des méthodes directes et

itératives peuvent être utilisées pour la solution. Les valeurs nodales de la fonction

recherchée sont produites à la suite de la solution.

Plusieurs approches peuvent être utilisées pour transformer la formulation d’un problème

physique en élément fini. Deux approches sont détaillées en annexes : la méthode de

« Galerkin » et la formulation « variationnelle ».

4.2. Méthode des plans d’expériences

Dans cette étude, les simulations seront combinées aux plans d’expériences. La théorie sur

laquelle repose cette méthode est ici décrite. Les plans d’expériences permettent pour un

minimum d’essais ou, dans le cas présent de simulations, d’acquérir un maximum

d’information. Leurs objectifs sont multiples [4] :

Etude comparative : lorsque vous disposez de plusieurs options de conception, où

plusieurs matériaux sont disponibles, un plan d’expérience peut être conçu pour

choisir le meilleur.

Etude de sensibilité : s’il existe un grand nombre de variables qui peuvent affecter

la performance d'un produit ou d'un système, mais dont seul un nombre limité est

influent, une expérience de ciblage peut être effectuée pour les identifier.

Fonction de transfert d'exploration : une fois les variables influentes identifiées,

leurs effets sur la performance ou la réponse du système peuvent être explorés. La

relation entre les variables d'entrée et la réponse de sortie est nommée fonction de

- 120 -

transfert. Les plans d’expériences peuvent être utilisés pour étudier les effets

linéaires et quadratiques des variables, leur pondération et leurs interactions. Si la

fonction de transfert entre les variables et les réponses a été identifiée, elle peut être

utilisée pour optimiser la conception des systèmes et améliorer rendement,

performance et fiabilité.

Différents types de plans d’expériences peuvent être utilisés pour répondre à ces objectifs

(Tableau 1). Nous citerons les plus couramment utilisés.

Tableau 1 : récapitulatifs des différents plans d'expériences et utilisations

Etude

comparative Etude de

sensibilité Fonction de

transfert

Plan factoriel à 1 niveau X

Plan factoriel à 2 niveaux X

Taguchi réseau orthogonal X

Plan de Plackett-Burman X

Plans centraux composites X X

Plans de Box-Behnken X X

Les plans d’expériences utilisés pour l'identification et l'optimisation de la fonction de

transfert sont appelés plans de surface de réponse. Ces plans en surface de réponse

correspondent généralement à des modèles quadratiques complets. Le même plan peut être

utilisé pour divers objectifs : optimisation, études de sensibilité, comparaison, visualisation,

analyse de la variance, identification des facteurs les plus influents. La régression linéaire et

l’analyse de la variance sont les outils d'analyse des données dans les méthodes de surface de

réponse [5] (cf. Annexes).

Avec les deux approches, éléments finis et plans d’expériences, nous allons mettre en place

des modèles numériques pour chaque niveau de test. Les modèles seront ensuite calibrés à

partir des mesures électriques décrites précédemment. Tout au long de ces études nous

utiliserons les logiciels commerciaux ANSYS APDL® pour les simulations d’élément finis et

Design Expert® pour les plans d’expériences. Dans nos modèles, des hypothèses

d’homogénéisation ont été considérées, afin de faciliter leur construction et le maillage.

4.3. Homogénéisation

Le but de cette homogénéisation des matériaux est de simplifier les sous-ensembles

complexes tels que le silicium avec des TSV, en un bloc d’un matériau équivalent homogène

- 121 -

mais anisotrope. L’homogénéisation permet ainsi de ne pas entrer dans les détails tout en étant

précis et avec une réduction considérable des temps de calcul. Le moyen est donc d’effectuer

une transition du niveau microscopique au niveau macroscopique.

Plusieurs méthodes d’homogénéisation vont être présentées, et appliquées à la technologie 3D

étudiée dans cette thèse.

4.3.1. Approche théorique

Nous considérons uniquement un support périodique comme illustré dans la figure 1. Pour

simplifier, nous nous limitons à un problème de modèle de diffusion. Le domaine noté Ω est

constitué de sous domaines géométriquement périodiques (voir la figure 91). Les sous

domaines ont une période Ԑ, supposée négligeable par rapport à la taille du domaine. Le

tenseur de conductivité dans Ω est (

) où A(y) est Y-périodique et satisfait l'hypothèse de

coercivité :

| | ∑ | | , : [0,1]

N (4.3.1)

Avec . En désignant par f(x) le terme source, et en appliquant une condition de

Dirichlet, pour simplifier notre problème, cela donne [6] :

( (

) )

(4.3.2)

L’équation (4.3.2) admet une solution unique .

Pour calculer numériquement la solution , toute méthode : différences finies, éléments finis,

volumes finis, nécessitera un maillage d’éléments h de taille inférieure à Ԑ. Une valeur de Ԑ

trop faible, donnera une maille très fine et donc un très grand nombre de degrés de liberté [6].

Ces problèmes discrets peuvent être trop coûteux, voire impossibles à résoudre car le temps

de traitement CPU, ainsi que le stockage de mémoire, sont proportionnels au nombre total de

degrés de liberté.

L'approche classique pour résoudre numériquement (4.3.2) consiste plutôt à calculer la

solution du problème homogénéisé correspondant à l’équation (4.3.2), à savoir :

,

(4.3.3)

- 122 -

Figure 91 : Domaine périodique

Puisque le tenseur homogénéisé A* est constant, la discrétisation de (4.3.3) ne nécessite pas

de taille de maille h petite. Cependant, nous devons d'abord calculer les solutions de N

cellules du problème, pour 1 ≤ i ≤ N,

( )

(4.3.4)

Qui a donné la valeur du tenseur A*

∫

∫

(4.3.5)

Un avantage supplémentaire des problèmes de cellules dans l’équation (4.3.4) est qu'elle

permet d'améliorer l’approximation des par u par l'addition des dits correcteurs à la

solution homogénéisée.

∑

(4.3.6)

Dans l’équation (4.3.6) le terme ∑

(

) est appelé terme correcteur. Lorsque Ԑ

est faible, le terme correcteur est de second ordre si l'on est intéressé par les valeurs de .

Cependant, si la quantité physique d'intérêt est le gradient , par exemple pour un certain

type de flux ou de pression, le correcteur sera du même ordre que le gradient u

homogénéisé, même si Ԑ est petit, parce que l’approximation en (4.3.6) est dans le sens de la

norme H1(Ω) et implique [7] :

∑

(4.3.7)

- 123 -

4.3.2. Application sur un TSV dans un bloc de silicium [8]

Pour estimer la conductivité thermique anisotrope équivalente à celle du silicium comportant

des TSV, nous avons réalisé une série de simulations numériques utilisant ANSYS APDL®.

Il est à noter que la couche métallique barrière en TaN, physiquement localisée entre le cuivre

composant le cœur du TSV, et le diélectrique d’isolation SiO2 n'est pas modélisé à cause de

faible épaisseur de l’ordre de 30 nm. La géométrie simule un réseau rectangulaire régulier de

TSV, chacun isolé du silicium par une couche de SiO2. Le système présentant une symétrie

axiale, seul le quart de l'ensemble du réseau est simulé, tel que représenté en figure 92.

Figure 92 : Vue en perspective et maillage d'un quart de TSV en cuivre, de la couche isolante en SiO2 et

du silicium.

Pour calculer la conductivité anisotrope équivalente, deux températures uniformes différentes

sont imposées sur deux faces opposées de la structure simulée. La conductivité équivalente est

déduite à partir de la puissance totale transférée et de la différence de température.

(4.3.8)

Nous effectuons un plan de simulation pour établir une surface de réponse (ou méta-modèle)

pour la conductivité. La plage de paramètres est indiquée dans le tableau 2 :

Tableau 2 : Plage de variation des paramètres et propriétés des matériaux

Paramètres Min / Nominale / Max

Diamètre des TSV (µm) 10

Pas des TSV (µm) 20 / 40 / 200

Epaisseur SiO2 (µm) 0,01 / 0,03 / 0,05

Conductivité Thermique W/m*K

Silicium 150

Cuivre 390

SiO2 1,26

- 124 -

Les résultats sont indépendants de l'épaisseur de la puce (silicium ou TSV). Pour calculer la

conductivité pour d'autres, diamètres de TSV, on prendra les mêmes rapports (pas des TSV /

diamètre des TSV) et (épaisseur SiO2 / diamètre des TSV). Le pas des TSV correspond à la

distance entre les axes de deux TSV.

La figure 93 montre un exemple de cartographie de la température dans le cas du calcul de la

conductivité latérale.

Figure 93 : Exemple de cartographie de la température pour un flux de chaleur latéral

Pour le cas nominal, la conductivité latérale équivalente est de 138,8 W/m*K. Pour l'ensemble

du plan de simulation, cette conductivité thermique équivalente latérale varie de 100,7 à 149,7

W/m*K (Figure 94).

Pour la conductivité latérale équivalente suivant X ou Y, la surface de réponse (ou le méta

modèle) est :

(4.3.9)

∑

(4.3.10)

∑

(4.3.11)

Où Si est la conductivité thermique du silicium en W/m*K, p le pas des TSV, et EpSiO2 est

l'épaisseur en µm de la couche de SiO2.

Les coefficients Ai et Bi sont obtenus par régression des moindres carrés (Tableau 3) où le

coefficient de détermination est R2 = 0,9997 et l'écart type résiduel est σ = 0,22 W/m*K. Ce

modèle n'est valable que dans la plage de paramètre mentionnée. Pour l’intervalle étudié, les

coefficients Ai et Bi sont :

- 125 -

Tableau 3 : Coefficients Ai et Bi

A4 -540456

A3 746422 B3 -1,44894

A2 -384288 B2 -1,76406

A1 92894 B1 -0,81921

A0 1732 B0 1,97078

Figure 94 : Conductivité latérale équivalente en fonction des paramètres du TSV

La direction Z (direction axiale) de la conductivité thermique anisotrope équivalente de la

couche est simple à modéliser : elle est la moyenne des conductivités thermiques des

différentes couches de matériaux pondérées par les surfaces projetées:

(4.3.12)

Où SSi, SCu et SSiO2 sont respectivement les surfaces projetées du silicium, du cuivre et de

l'oxyde de silicium, λ désigne les conductivités thermiques. La conductivité thermique

équivalente verticale représentée sur la Figure 95 varie de 150,4 W/m*K à 196,7 W/m*K en

fonction du pas des TSV. Pour le cas nominal elle est de 160,9 W/m*K.

- 126 -

Figure 95 : Conductivité axiale équivalente en fonction des paramètres du TSV

L’influence de l’épaisseur de la couche d’oxyde est faible sur les conductivités équivalentes

dans l’intervalle étudié. La même démarche sera appliquée pour les autres blocs tels que le

back-end of line, les µ-bumps et les bumps.

La présence des TSV dégrade la conductivité latérale par rapport à du silicium pur, tout en

augmentant sa conductivité verticale. Nous verrons dans la section (4.4.1) quelle conductivité

devient prépondérante suivant les conditions de dissipation : point chaud ou source de chaleur

homogène.

4.4. Modèle numérique au niveau plaque

Dans cette étude, nous modélisons l’ensemble de la plaque. Le modèle numérique représente

la puce thermique sur une plaque de 300 mm avec l’hypothèse d’homogénéisation des

matériaux sur le Back-end of Line (BEOL) et les TSV (Figure 96). De cette manière, le temps

de simulation est considérablement réduit.

Figure 96 : Empilement de la puce au niveau plaque (Si non-aminci)

- 127 -

Le modèle comprend une épaisseur de silicium variant entre 80 et 775 µm avec des couches

homogénéisées BEOL et TSV (Tableau 4). Les éléments de chauffage sont représentés par

des rectangles de 2*60*80 µm². Une ou deux plaques de verre d’épaisseur 750 µm chacune

sont utilisées pour l'isolation thermique entre le silicium et le chuck (Figure 96). L'isolation

thermique de la plaque permet d’éviter que le chuck ne pompe l’essentiel de la chaleur vers le

bas en agissant comme un puits thermique, ce qui conduirait à mesurer des différences de

température non significatives.

Tableau 4 : Propriétés des matériaux

Matériaux Conductivité XY

(W/m*K) Conductivité Z

(W/m*K)

Silicium 150 150

TSV homogénéisé

TSV Ø10 µm

138,04 160,88 SiO2 d’épaisseur : 0,3 µm

Pas des TSV : 40 µm

BEOL homogénéisé

M1 à M7 2,356 2,544

Verre 1,2 1,2

Les paramètres de simulation reproduisent les conditions de test. Les conditions aux limites

sont appliquées comme suit : un transfert de chaleur par convection hBottom sur la surface

inférieure du verre et un transfert de chaleur par convection hTop sur la surface supérieure

(Figure 96). Le verre est placé entre le chuck et la plaque. Le hBottom simule donc la résistance

de contact entre le verre et le chuck. La puissance dissipée par le dispositif de chauffage varie

entre 100 mW et 400 mW, et la température externe est fixée à 25 °C.

Figure 97 : Model FEM et maillage au niveau plaque et un zoom au niveau puce

- 128 -

Nous utilisons une simulation multi-échelle, une stratégie de maillage adaptatif est donc

choisie pour optimiser le temps de simulation. Le maillage est choisi grossier au niveau

plaque, avec une taille de maille maximale SMAX de 5000 µm et affinée dans la région de la

puce avec un maillage minimal SMIN de 10 µm (Figure 97).

Figure 98 : Exemple de cartographie de la température sur la puce top en excitant un élément chauffant

La figure 98 montre un exemple de cartographie de la température avec une excitation d’un

point chaud en zoomant sur la puce et sur le point chaud. La puissance est dissipée par deux

éléments chauffants de dimension 60x80 µm² situés au Sud-Est sur la barrette 1 (voir 2.2.

chapitre 2).

L'analyse montre que les isothermes décrivent des ellipses près des points chauds, sauf pour

les régions entre les points chauds, et tendent vers des cercles loin d'eux. Les relations entre la

température, la distance entre les points chauds et les capteurs ainsi que les paramètres

technologiques seront ensuite étudiées par le biais d'un plan d'expériences.

- 129 -

4.4.1. Etude de sensibilité

Les plans d'expériences sont conçus de manière à obtenir un maximum d'informations avec un

minimum d'expériences : c'est-à-dire un nombre minimal de points de simulations dans notre

cas.

Le type de plan d’expérience choisi dans cette étude est la conception optimale pour la

modélisation de surface de réponse, de manière à minimiser le nombre de points de

simulations. L'objectif principal de ce plan d’expériences est de quantifier la sensibilité des

facteurs énumérés dans le tableau 5. La variable étudiée est (T-TAMB) / Flux, qui est

proportionnelle à la résistance thermique, avec T le champ de température dans la puce, TAMB

la température externe de référence et Flux, le flux imposé généré par éléments chauffants.

La température dans chacun des 64 capteurs est simulée pour 150 configurations différentes,

soit un total de 9600 points de simulation.

Les 150 points de simulations du plan d’expériences sont l'ajout d'un plan optimal IV pour

100 points, tel que proposé par le logiciel design V8 experts, et un plan de 50 points pour le

remplissage d'espace basé sur un échantillonnage Hypercube Latin Maximin [9]. Le plan

optimal IV offre un bon compromis entre un nombre raisonnable de points en présence d'un

facteur catégoriel (l'emplacement des points chauds) et une variance moyenne faible dans la

région simulée. L'addition du motif de remplissage de l'espace garantit qu'aucune partie de la

région de la simulation ne soit trop loin d’un point de simulation.

Tableau 5 : Intervalle de variation des paramètres d'entrée du plan d'expérience

Facteur Nom Unité Min Max

A Epaisseur de l’isolant thermique

(verre) µm 750 1500

B 1/hBOTTOM µm²*K/µW 381,6 3816,7

C Excentricité de la puce vs. centre de

la plaque µm 0 138000

D 1/Epaisseur du Silicium 1/µm 0,00133 0,0125

E Flux µW/µm² 10,4 41,6

F Paramètre d’ellipse µm-0.5

0,02672 0,13482

L'isolation thermique correspond à la couche de verre entre la plaque et le chuck.

La valeur du coefficient de transfert de chaleur sous la puce (hBOTTOM) particulièrement

élevé simule la résistance de contact entre le verre et le chuck.

L'excentricité de la puce par rapport au centre de la plaque correspond à la position de

la puce testée sur la plaque.

- 130 -

Le paramètre d'ellipse (a) est le semi-grand axe de l'ellipse, et les 2 points focaux sont

les centres des points chauds. Il modélise la distance entre les éléments chauffants et les

capteurs.

(4.4.1)

Où f1 et f2 sont les points focaux de l'ellipse, et P est un point de l'ellipse. f1 et f2

correspondent physiquement au centre des matrices de transistors.

Dans cette étude, le coefficient de transfert de chaleur de la surface au-dessus de la puce est

fixé à 8 W/(m²*K), il modélise la convection naturelle de l'air généralement compris entre 4 et

20 W/(m²*K). Cette valeur assez faible limite la dissipation de la chaleur et a très peu

d’influence sur la réponse évaluée sur cet intervalle.

Comme préalablement mentionné, il est supposé que tous les isothermes sont des ellipses à

proximité des points chauds.

Figure 99: Température des capteurs dans le silicium en fonction du paramètre de l'ellipse pour chaque

point de simulation

- 131 -

D'après la figure 99, les points de simulation montrent un comportement hyperbolique de la

température par rapport au paramètre d'ellipse. Pour la suite de l’étude ce comportement sera

modélisé par la fonction suivante :

avec

(4.4.2)

Où T est la température, a est le paramètre d'ellipse et β est un paramètre fixé à 0,5, déterminé

par l'optimisation du modèle. Ce modèle (4.4.2) sera utilisé dans les plans d’expériences.

Cette hypothèse permet d'avoir un modèle numérique prédictif par rapport aux 150 points de

simulation du plan d’expériences. Elle permet ainsi d'améliorer le coefficient de détermination

R² à 0,9972 et le R² prédit à 0,9972 (Figure 100).

Figure 100 : Comparaison entre les points de simulation du plan d’expériences et les points prédits par

notre modèle

L'influence de chaque facteur d'entrée sur les réponses est évaluée par une analyse de variance

sur la base des indices de Sobol [10]. Les Indices de Sobol sont une méthode connue pour

l'analyse de sensibilité, basée sur l'attribution d'une distribution de probabilité : ici une

probabilité de densité uniforme sur toute la gamme des facteurs est supposée [11]. Par

exemple, l’indice de Sobol d’une fonction Y telle que de est donné

par la formule suivante:

(4.4.3)

- 132 -

Ces indices varient entre 0 et 1, ils qualifient le rapport entre la variance de Y et la variabilité

des sur la variance totale de Y (Tableau 6).

Tableau 6 : Variance des indices de sobol

Facteurs Variance Sobol Indice Sobol

A- Epaisseur Verre 1,08 E-05 0,02%

B- 1/HBOTTOM 4,84 E-04 0,68%

C- Excentricité puce 3,37 E-06 0,00%

D- 1/ Epaisseur Silicium 0,036 51,76%

F - Paramètre Ellipse ^-0,5 0,0321 45,43%

AB 2,606 E-06 0,00%

AD 2,628 E-06 0,00%

BC 4,715 E-07 0,00%

BD 0,000081 0,11%

CD 3,972 E-08 0,00%

DF 0,0014 1,98%

Figure 101 : Distribution de l'indice de Sobol

- 133 -

La distribution des indices de Sobol pour tous les effets est représentée dans le graphique de

la figure 101. On peut constater que le facteur D (inverse de l’épaisseur du silicium)

influence fortement la résistance thermique (à 52%) : l’augmentation de l'épaisseur de

silicium diminue la résistance thermique car elle favorise l’étalement de la chaleur. Le

deuxième paramètre important est le paramètre d'ellipse F (à 45%) et enfin les conditions aux

limites (coefficient de transfert de chaleur) (1%).

Le paramètre F influe fortement sur la réponse puisqu’il modélise la distance entre les

capteurs et les éléments chauffants.

Figure 102 : Comportement du paramètre de sortie par rapport à l’inverse de l’épaisseur du silicium et du

paramètre ellipse

L’amincissement du silicium réduit sa capacité à étaler la chaleur (Figure 102). Ce résultat est

approximativement exprimé en fonction des paramètres d'entrée sur la base de l'analyse de la

variance, ce qui permet la corrélation entre les simulations et les mesures.

Tableau 7 : Coefficients du polynôme avec les facteurs codés

(T-Tamb)/Flux (°C.µm²/µW) Effet

0,590 Constante

5,697E-03 * A

0,0380 * B

2,739E-03 * C

0,370 * D

- 134 -

0,270 * F

-4,843E-03 * A * B

4,864E-03 * A * D

2,060E-03 * B * C

0,027 * B * D

-5,979E-04 * C * D

0,099 * D * F

-5,372E-03 * B2

3,127E-03 * C2

-6,699E-03 * D2

0,0110 * F2

0,0360 * D2 * F

-0,0960 * D * F2

-0,0110 * D3

0,0470 * F3

Les valeurs des facteurs codés (A à F) sont réduites et les facteurs dimensions centrés varient

entre -1 et 1. La valeur absolue de ces coefficients est également une mesure de l'importance

relative de chaque effet. Le nom et la portée réelle de ces facteurs sont expliqués dans le

tableau 7. Ce polynôme sera par la suite utilisé pour corréler les résultats numériques aux

mesures expérimentales.

4.4.2. Validation du modèle

La validation du modèle se fait en corrélant, par le biais des plans d’expériences, les résultats

des simulations à ceux des mesures présentées dans le chapitre 3. Elle consiste à déterminer

les conditions aux limites expérimentales, qui sont les coefficients de transfert de chaleur des

surfaces supérieures et inférieures de la puce. Pour ce faire, on suivra la procédure présentée

dans la Figure 103.

En combinant les simulations numériques et les plans d’expériences, une surface de réponse

en fonction des paramètres technologiques et des paramètres de corrélation suivant la position

des capteurs a été déterminée. Les paramètres de corrélation étant les conditions aux limites

expérimentales.

Avec les capteurs embarqués, on établit des cartographies de température suivant des

scénarios de chauffage.

En faisant varier les paramètres de corrélation pour corréler les résultats de simulations aux

résultats expérimentaux, on détermine ainsi les conditions aux limites expérimentales.

- 135 -

Figure 103 : Corrélation mesures / Simulations pour la détermination des conditions aux limites.

Les autres paramètres géométriques sont ceux de la plaque testée (Tableau 8).

Tableau 8 : Valeur des paramètres fixes

Facteur Paramètres Unité Valeur

A Epaisseur Verre µm 750

C 1/h_top µm²*K/µW 150000

D Excentricité puce µm 69000

E Log (conductivité

BEOL XY) µW/µm*K 0,38

En minimisant la somme des carrés des écarts entre les mesures et les simulations à 3,622,

nous trouvons une 1/HBOTTOM égal à 810 µm²*K/µW.

La valeur très élevée de HBOTTOM obtenue ne correspond pas à un véritable échange convectif,

mais plutôt à un transfert de chaleur vers le chuck et à une résistance thermique de contact

entre la plaque et le chuck.

- 136 -

Figure 104 : Corrélation entre les mesures et les simulations au niveau plaque

Figure 105 : Mesures vs. Simulations sur silicium aminci et non-aminci

- 137 -

La validation est faite sur deux plaques, amincie et non-amincie en comparant la valeur de la

résistance thermique ∆T/P sur chaque capteur. Une bonne corrélation est trouvée entre les

simulations et les mesures pour les deux épaisseurs de silicium avec une erreur maximale de ±

1% (Figure 104 et 105). Cette méthodologie de validation sera utilisée dans l’empilement

complet dans l’étude suivante.

4.5. Modèle numérique au niveau boîtier

Dans cette étude, nous avons modélisé l’ensemble de l’empilement des deux puces sur le

substrat BGA ainsi qu’une partie du PCB et le socket. Le modèle numérique est composé

alors d’un empilement de deux puces de 80 et 200 µm d’épaisseur (Figure 106) dans une

configuration face-to-back.

Figure 106 : Empilement de la puce thermique

Nous utiliserons des matériaux homogénéisés sur les blocs TSV, et les interconnexions pour

simplifier le modèle et réduire les temps de simulation (Tableau 9).

Tableau 9 : Propriétés des matériaux

Matériaux Conductivité (W/m*K)

XY Z

Silicium 150 150

TSV Ø10 µm, pas de 40 µm

138.04 160,88 SiO2 0,3 µm

BEOL M1 to M7 2,36 2,54

Large bump Ø55 µm, pas de 120 µm 2,66 7,32

RDL + Passivation 3,75 260,42

- 138 -

µ-bump Ø20 µm, pas de 40 µm 3,81 15,58

Underfill 1,5 1,5

BGA 4 couches 92,09 0,6

Résine de moulage 0,88 0,88

La figure 107 montre la stratégie de maillage utilisée ici, raffinée au niveau de la puce et

relâchée en dehors, et un exemple de cartographie de température dans le cas d’un chauffage

sur la puce du haut.

Figure 107 : Modèle numérique 3D : maillage et exemple de cartographie thermique avec un chauffage

sur la puce du haut.

Une modélisation de l’ensemble puce + socket + PCB a été choisie pour prendre en compte

tous les effets thermiques au niveau système. A partir de ce modèle numérique, plusieurs

paramètres clés seront explorés dans un premier temps pour évaluer leur sensibilité. Dans un

second temps une surface de réponse sera établie pour la corrélation avec les mesures. Trois

configurations de chauffage seront utilisées pour la validation du modèle : sur la puce du haut,

sur celle du bas et sur les deux puces. Les conditions de chauffage restent identiques à celles

utilisées au niveau plaque : une puissance est appliquée sur deux rectangles de 60*80 µm². Un

coefficient de transfert global (HTC) est appliqué sur l’ensemble du système.

- 139 -

4.5.1. Etude de sensibilité

Deux plans d’expériences ont été mis en place dans cette étude:

Un premier plan d’expériences de 78 points par capteur est destiné à évaluer l’influence des

paramètres d’entrée. Cette étude inclus 10 paramètres, tels que les épaisseurs de silicium, les

propriétés des matériaux et les dimensions des interconnexions 3D (Tableau 10).

Tableau 10 : Domaine de variation des paramètres d'entrée pour le premier plan d’expériences.

Facteur Noms Unité Min Max

A 1/Conductivité XY TSV m*K/W 0,00678 0,00997

B 1/ Conductivité Z TSV m*K/W 0,0051 0,00652

C Epaisseur Si de la puce du bas µm 50 110

D Diamètre des larges Bump µm 30 80

E Pas des larges Bump µm 60 180

F 1/Conductivité underfill

Bottom/BGA m*K/W 0,33333 1

G Diamètre µ-Bump µm 10 30

H Pas des µ-Bump µm 20 60

J 1/Conductivité underfill

Top/Bottom m*K/W 0,3333 1

K Epaisseur Si de la puce du haut µm 100 300

Pour évaluer l’influence de chaque paramètre d’entrée, une analyse de variance a été réalisée

sur la température maximale dans la puce. Dans notre cas, il est basé sur 78 points de

simulation. Plus le terme carré moyen est élevé, plus l'effet associé est important.

Tableau 11 : Résultat de l'analyse de variance sur Tmax (°C)

Source Carré moyen

C : Epaisseur Si de la puce du bas 362,13

F : 1 / Conductivité underfill Bottom/BGA

87,52

K : Epaisseur Si de la puce du haut 26,74

A : 1 / Conductivité XY TSV 4,86

C² 4,55

- 140 -

E : Pas des larges Bump 3,62

D : Diamètre des larges Bump 3,03

H : Pas des µ-Bump 2,63

CF 2,09

J : 1 / k underfill µ-Bump 1,56

CK 0,89

EF 0,87

G : Diameter µ Bumps 0,84

DF 0,71

Tous les autres effets ont un carré moyen inférieur à 0,6, c'est-à-dire qu'ils ont une influence

très faible. La carrée moyen résiduel est de 0,028.

La répartition du carré moyen pour tous les effets a été tracée sur la figure 108. On notera

qu’il s’agit du scénario avec un point chaud dans la puce du bas. Il représente le degré

d'influence de chaque paramètre.

Figure 108 : Distribution du terme carré moyen (mean square) sur la température maximale de la puce du

bas.

- 141 -

On voit que le facteur C, Epaisseur du silicium de la puce du bas, influe fortement sur la

température (72%), comme on l’a vu dans la partie 2D. En effet l’épaisseur du silicium

impacte au premier ordre l’étalement de la chaleur dans le substrat.

Puis intervient la conductivité de l’underfill entre la puce du bas et le BGA (18%) puisqu’il

s’agit d’une dissipation principalement vers le bas. L'influence des TSV est faible, de l'ordre

de 1%.

Un second plan d’expériences de 170 points par capteur est destiné à la corrélation des

simulations avec les mesures. Dans cette étude, plusieurs paramètres technologiques,

géométriques mais aussi de corrélation à savoir le coefficient de transfert thermique global ont

été choisis dans le plan d’expériences. Ces paramètres sont indiqués dans le tableau 12.

Tableau 12 : Variation des paramètres d'entrée pour le second plan d’expériences

Facteur Noms Unité Min Max

A Flux µW/µm² 10,416 104,16

B Coefficient de transfert

thermique W/m²*K 4 30

C Epaisseur Si Top µm 100 400

D Epaisseur Si Bottom µm 50 200

E Conductivité socket W/m*K 1 3

F n° d’élément chauffant - 1 8

G Moulage - Avec – Sans

H Lieu de chauffage - Top – Bottom – Top

+ Bottom

J Barrette - B1, B7 et B8

Avec la variation des paramètres tels que le numéro d’élément chauffant, le moulage, le lieu

de chauffage, la barrette, ce modèle nous permet de couvrir plusieurs scénarios de chauffage

dans un environnement 3D. On peut ainsi comparer les simulations avec les mesures, suivant

les barrettes testées et suivant différents scénarios de chauffage.

Dans le tableau 13 sont récapitulés les termes du polynôme de la résistance thermique en

fonction des paramètres d’entrée de notre plan d’expériences. La configuration avec moulage,

chauffage dans la puce du haut et sur la barrette B1. De la même manière, chaque

configuration peut être représentée par d’un polynôme pour les corrélations avec les mesures.

Le paramètre distance point chaud / capteur est simplement le paramètre a de l’ellipse.

- 142 -

Tableau 13 : Les termes du polynôme de la résistance thermique en fonction des facteurs pour

une configuration avec moulage avec échauffement sur la puce du haut et barrette 1.

Configuration

Moulage avec

Lieu Hot Spot top

Barrette B1

Termes du polynôme de la résistance thermique

+1629,30679

-329,99257 * HTC

-4,25027E-003 * Epaisseur Si Top

-0,23130 * Epaisseur Si bottom

-11,19715 * Conductivité du socket

-0,061834 * Distance point chaud / capteur

-1,23234E-003 * HTC * Epaisseur Si top

+2,05619E-003 * HTC * Epaisseur Si bottom

-3,82122E-005 * Epaisseur Si top * Epaisseur Si bottom

+2,51997E-004 * Epaisseur Si top * Conductivité du socket

+5,96816E-005 * Thickness top * distance heater / capteur

-1,38835E-004 * Epaisseur Si bottom * Conductivité du socket

+2,89681E-004 * Epaisseur Si bottom * distance point chaud / capteur

-2,21370E-003 * Conductivité du socket * distance point chaud /

capteur

+29,43383 * HTC²

+1,88046E-005 * Epaisseur Si top²

+5,49925E-004 * Epaisseur Si bottom²

+1,89091 * Conductivité du socket²

+5,80907E-005 * distance point chaud / capteur²

-3,92087E-006 * Epaisseur Si top * Conductivité du socket * distance

point chaud / capteur

-9,52848E-006 * Epaisseur Si bottom * Conductivité du socket *

distance point chaud / capteur

-8,63659E-008 * Epaisseur Si top² * distance point chaud / capteur

- 143 -

-4,30146E-007 * Epaisseur Si bottom² * distance point chaud / capteur

-9,59397E-008 * Epaisseur Si bottom * distance point chaud / capteur²

+1,34498E-003 * Conductivité socket² * distance point chaud / capteur

-0,93811 * HTC3

-2,58750E-008 * distance point chaud capteur3

4.5.2. Validation du modèle

La méthodologie de validation du modèle numérique au niveau système est la même qu’au

niveau plaque. Suivant les trois scénarios de chauffage dans la puce du haut, du bas, ou dans

les deux, les résultats du modèle numériques sont corrélés avec les mesures (Figure 109, 110

et 111).

En minimisant la somme des carrés des écarts entre les mesures et les simulations, un HTC

égal à 8,12 W/m²*K est déterminé. Ce modèle est validé avec une erreur inférieure au degré

Celsius. Nous disposons donc d’un modèle 3D prédictif permettant d’évaluer n’importe quelle

combinaison des paramètres considérés. Ainsi il pourra être mis à profit pour l’exploration de

conception. A partir de ce modèle nous allons donner quelques recommandations thermiques.

Figure 109 : Corrélation entre mesures et simulations dans la configuration d'un chauffage dans la puce

haut.

- 144 -

Figure 110 : Corrélation entre mesures et simulations dans la configuration d'un chauffage dans la puce

du bas.

Figure 111 : Corrélation entre mesures et simulations dans la configuration d'un chauffage dans les deux

puces.

- 145 -

4.6. Recommandations thermiques pour la conception 3D

Face aux problèmes liés à la dissipation thermique dans les circuits intégrés notamment en

trois dimensions, il est primordial de disposer des outils et des méthodologies permettant de

prédire et d’évaluer des solutions thermiques optimisées. Le modèle numérique est ici

employé de manière prédictive, à partir de la méthodologie suivante :

Les recommandations thermiques sont présentées selon trois catégories pour la conception et

la fabrication de circuits 3D : la conception et le partitionnement, les paramètres du boîtier et

les connexions inter-puces. Elles sont établies à partir de mesures selon les différents

scénarios de chauffage, des configurations d'interconnexions, ainsi que des explorations avec

le modèle numérique.

4.6.1. Conception et partitionnement

Le partitionnement est un processus de division de la puce en blocs fonctionnels élémentaires,

afin de réaliser le placement et le routage les plus efficaces. Il est réalisé pour atteindre des

objectifs multiples : minimum d’interconnexions entre blocs tout en limitant le bruit et les

effets parasites, et minimiser la surface de la puce. Lors de cette phase de conception il est

nécessaire de répartir la puissance sur toute la surface de la puce pour éviter les concentrations

de chaleur dans les points chauds.

Nous avons mesuré sur notre puce, l’apport d’un partitionnement thermiquement optimisé en

comparant une configuration de point chaud à une température moyenne (Figure 112).

Figure 112 : Effet de la surface du point chaud sur la température : La puissance est appliquée sur un seul

point chaud vs sur 8 points chauds.

- 146 -

La configuration point chaud (300 mW sur un seul élément chauffant) est utilisé pour les

développements suivants.

4.6.2. Les paramètres du boîtier

Les paramètres du packaging ont une influence majeure sur la dissipation thermique. Dans

cette partie nous allons en étudier deux : la résine du moulage et les épaisseurs de silicium.

Le moulage :

Malgré sa faible conductivité thermique, le moulage permet de dissiper la chaleur à travers la

puce haut et de réduire la température d'environ 10 °C dans la puce du bas dans la

configuration de chauffage dans la puce du bas (Figure 113).

Figure 113 : Profil de température dans les puces du haut et du bas avec et sans moulage dans la

configuration d'un chauffage dans la puce bas avec une puissance dissipée de 300 mW.

La figure 113 montre la contribution importante du moulage sur la dissipation de la chaleur

au-dessus des puces, même dans le cas où l’essentiel de la chaleur est dissipé vers le bas. On

peut également imaginer améliorer la conductivité thermique de la résine en y ajoutant des

billes d’un matériau à forte conductivité [12].

Dans la littérature, on peut trouver des conductivités thermiques de résine de moulage

pouvant aller jusqu’à 5 W/m*K, notamment avec des billes en oxyde de magnésium MgO

[12]. Nous allons donc évaluer l’impact de la conductivité du moulage sur la dissipation

thermique avec notre modèle numérique (Figure 114).

- 147 -

Figure 114 : Impact de la conductivité thermique du moulage dans la configuration d'un chauffage dans la

puce du haut avec une puissance dissipée de 300 mW.

L’amélioration de la conductivité thermique du moulage de 0,8 à 5 W/m*K permettrait de

diminuer la température maximale dans la puce du haut de 3 °C dans les conditions de

simulation employées.

Les épaisseurs de silicium :

Une forte influence de l’épaisseur de silicium sur la résistance thermique de l'empilement a

été observée. Dans cette section, l'impact de l'épaisseur des puces du haut et du bas est étudié

plus en détail, à partir du modèle numérique.

- 148 -

Figure 115 : Profil de température dans les deux puces du haut et du bas pour deux épaisseurs de la puce

du haut 100 et 400 µm dans la configuration d'un chauffage dans la puce du haut avec une puissance

dissipée de 300 mW.

Figure 116 : Profil de température dans les deux puces du haut et du bas sur deux épaisseurs de la puce

du bas 50 et 200 µm dans la configuration d'un chauffage dans la puce du bas avec une puissance dissipée

de 300 mW.

La température maximale est augmentée de 12 °C dans la puce du bas et de 6 °C dans la puce

du haut lorsque le silicium est aminci respectivement de 200 à 50 µm et de 400 à 100 µm

comme indiqué sur la figure 115 et 116. En effet, on observe une diminution de la capacité de

- 149 -

la puce amincie à étaler la chaleur du point chaud du fait de la diminution de l’épaisseur de

silicium (Figure 117).

Figure 117 : Cartographie de la température sur deux épaisseurs de la puce du bas 50 et 200 µm dans la

configuration d'un chauffage dans la puce du bas avec une puissance dissipée de 300 mW.

Comme vu dans le chapitre 3, L’amincissement du silicium conduit à une augmentation de la

de la température maximale de l'empilement, ce qui signifie que le silicium aminci sera plus

favorable à la génération de points de chauds (Figure 117). La distribution de la température

dans la puce de 50 µm est surtout radiale, avec une température quasi uniforme en épaisseur

sauf tout près du point chaud. Ceci confirme que la résistance thermique de diffusion se

comporte de façon cylindrique et non sphérique comme est le cas pour une épaisseur à 200

µm.

4.6.3. Les interconnexions 3D

Dans cette partie, nous reprenons l’analyse des mesures présentées (cf. chapitre 3 : 3.1.2.5)

sur les interconnexions 3D. Trois configurations ont été mises en place afin d’évaluer l’effet

des TSV, µ-Bumps et RDL autour des éléments chauffants sur la dissipation thermique

(Figure 118).

- 150 -

Figure 118 : Cartographie de température a) sans TSV, b) avec TSV et c) avec TSV + µBumps + RDL

autour d’un point chaud dans la configuration d'un chauffage dans la puce bas avec une puissance

dissipée de 300 mW.

La présence de TSV autour des points chauds conduit à une augmentation de la température

dans la puce du bas. En fait, la diffusion latérale dans le silicium est réduite par l'isolation

électrique des TSV par l'intermédiaire de la couche SiO2 (figure 118): les TSV doivent être

tenus à l'écart, loin des points chauds. Ceci est confirmé par les mesures effectuées au niveau

plaque (cf. chapitre 3 : 3.1.1.6).

L’ajout de μ-Bumps et de la RDL au-dessus des TSV change cependant la tendance. Il crée un

chemin thermique entre les puces de sorte que la puce supérieure peut agir comme un

dissipateur de chaleur (Figure 119). Cette solution peut être envisagée dans le cas où la puce

du bas est utilisée, par exemple, comme un interposer entre les puces fonctionnelles et un

substrat BGA. Au contraire, dans un empilement mémoire-sur-logique, où la mémoire située

au-dessus a une température limite de fonctionnement inférieure à celle de la logique, le

chemin thermique doit être favorisé entre la puce logique et le BGA avec l'utilisation de

larges bumps à proximité de la source de chaleur. En revanche la connexion entre la puce

mémoire et la puce logique doit être matérialisée le plus loin possible des éléments chauffants

c’est-à-dire en général dans la périphérie.

- 151 -

Figure 119 : Cartographie des flux de chaleur autour des éléments chauffants dans deux configurations

sans TSV et avec TSV + µBumps + RDL dans la configuration d'un chauffage dans la puce bas avec une

puissance dissipée de 300 mW.

La conception des circuits 3D avec une approche globale pour l'optimisation thermique doit

donc tenir compte de ces trois éléments et de leurs interactions. Ainsi, notre modèle est

maintenant disponible pour l’architecture des interconnexions 3D et l’exploration des profils

de chauffage.

4.6.4. Impact de la variabilité de l’épaisseur du silicium sur la dissipation

thermique

L’impact sur la dissipation thermique de la variabilité de l’épaisseur du silicium est évalué

avec notre modèle. En effet, l’épaisseur de silicium finale dépend de la profondeur des TSV

fixée lors de la gravure de ceux-ci dans la brique BEOL en technologie dite « via middle ».

Mais elle dépend également de l’étape d’amincissement du silicium à partir de la face arrière.

Bien que les procédés employés soient de plus en plus uniforme, cette étape constitue une

source de variabilité et peut conduire à des écarts importants sur l’épaisseur finale du silicium

comme illustré figure 120 :

- 152 -

Figure 120 : mesure d’épaisseur de silicium après amincissement par interférométrie infra-rouge (FRT)

Nous avons donc considéré une variation de plus ou moins 5 µm sur l’épaisseur de la puce du

bas. A ce paramètre procédé nous avons ajouté un paramètre de dessin, à savoir la densité

d’interconnexions entre la puce du bas et le BGA : avec des bumps uniquement sur la

périphérie ou une forte densité de bumps en-dessous du point chaud (Figure 120).

Nous avons effectués 4 simulations avec ces deux paramètres (Tableau 14). L’impact de la

variabilité de l’épaisseur de la puce du bas sur la température est négligeable (moins d’un

degré). Nous en conclurons que ce paramètre de procédé n’as pas ou très peu d’impact sur la

thermique.

Tableau 14 : température dans les deux puces sur les deux configurations : bumps au

périphérique et forte densité de bumps en-dessous du point chaud

Silicium à 75 µm Silicium à 85 µm

Large bumps au périphérique du

point chaud

Matrice de Large bumps

en dessous du point chaud

Large bumps au périphérique du

point chaud

Matrice de Large bumps

en dessous du point chaud

Puce du bas

TMAX 129,12 120,87 128,44 120,44

∆T 15,27 12 14,59 11,56

Puce du haut

TMAX 118,17 112,31 118,08 112,07

∆T 2,09 1,62 2,03 1,55

En revanche nous constatons une forte influence des interconnections sur la dissipation de la

température : une diminution de 9 °C de la température maximale dans la puce du bas est

constatée dans la configuration où les bumps sont placés en matrice dense en dessous du point

chaud (Figure 121).

- 153 -

Figure 121 : Cartographies de la température sur les deux configurations : bumps au périphérique et forte

densité de bumps en-dessous du point chaud et dans la configuration d'un chauffage dans la puce du bas

avec une puissance dissipée de 300 mW.

Pour conclure nous pouvons donner un exemple de recommandation thermique. Il convient

dans un premier temps d’identifier les sources de chaleur. Dans le cas des points chauds, nous

avons vu que la présence de TSV bloque l’étalement de la chaleur. On éloignera au maximum

les TSV des points chauds. Suivant l’application, on utilisera les interconnexions pour créer

des chemins thermiques. Une forte densité d’interconnexions proche de la source de la

chaleur et de hauteur faible favorisera le transfert de la chaleur d’une puce à l’autre. A

l’inverse, des interconnexions à la périphérie loin des points chauds favoriseront l’isolation

entre une puce logique et une puce mémoire.

- 154 -

4.7. Conclusion

Dans ce chapitre, nous avons présenté dans un premier temps la théorie des éléments finis sur

laquelle reposent nos modèles numériques. Ensuite, nous avons exposé les différentes

méthodes de plans d’expériences que nous avons couplées avec les simulations numériques.

Les modèles numériques ont été simplifiés en posant des hypothèses d’homogénéisation sur

des blocs d’éléments 3D tels que les TSV, les µ-Bumps, et les Bumps.

La validation du modèle numérique 2D a été réalisée dans deux cas, plaque amincie et non-

amincie, dans un premier temps en comparant le rapport ∆T/P sur chaque capteur. La

corrélation entre les simulations et les mesures dans les deux cas donne une erreur maximale

de plus ou moins un pourcent. Cette méthodologie de validation a été utilisée pour

l’empilement 3D complet dans un second temps. Le modèle 3D a été validé suivant trois

scénarios de chauffage avec une précision de moins d’un degré Celsius.

Un modèle numérique complet a été calibré au niveau 2D et 3D par des mesures électriques

avec une erreur de moins d’un pourcent. Sur la base de ces résultats, avec différentes

configurations 3D et plusieurs scénarios de chauffage, nous sommes en mesure de proposer

une optimisation thermique des circuits 3D avec une compréhension fine de l'impact des

interconnexions.

- 155 -

4.8. Bibliographie

[1] G. Allaire. Analyse numérique et optimisation. Éditions de l’École Polytechnique,

http://blanche.polytechnique.fr/ allaire/livre2.html, 2005.

[2] M. KERN. Introduction à la méthode des éléments finis. Cours au Mines de Paris,

page 68, 2004-2005.

[3] O. Axelsson & V. A. Barker. Finite element solution of boundary value problems theory

and computation. Society for Industrial and Applied Mathematics, 2001.

[4] J. GOUPY. Introduction aux plans d’expériences. Dunod. Paris, page 303, 2001.

[5] R. H. Myers & D. C. Montgomery. Response surface methodology: Process and product

optimization using designed experiments. John Wiley and Sons, Inc. New York, 2nd

edition, 2002.

[6] A. Dervieux J. F. Bourgat. Méthode d’homogénéisation des opérateurs à coefficients

périodiques : étude des correcteurs provenant du développement asymptotique.

IRIALABORIA, 278, 1978.

[7] F. de Crécy, “A simple and approximate analytical model for the estimation of the

thermal resistances in 3D stacks of integrated circuits,” THERMINIC, 2012 pp. 1–6.

[8] D. C. Montgomery. Design and analysis of experiments. John Wiley and Sons, Inc. New

York, 5th edition, 2001.

[9] A. Saltelli et Al. Sensitivity analysis in practice: a guide to assessing scientific models.

John Wiley & Sons, 1981.

[10] G.E.B. Archer & A. Saltelli. Sensitivity measures, ANOVA-like techniques and the use

of bootstrap. Journal of Statistical Computation and Simulation, Vol. 58 Issue 2, 1997.

[11] A. A. Wereszczak, “Thermally Conductive MgO-Filled Epoxy Molding Compounds”,

IEEE Transaction on Components, Packaging and Manufacturing Technology, Vol. 3,

No. 12, December 2013. pp 1994 – 2005.

[12] G. Touzot G. Dhatt and E. Lefrancois. Méthode des éléments finis. Éditions Lavoisier,

2005.

[13] C. F. Wu & M. Hamad. Planning, analysis, and parameter design optimization. John

Wiley and Sons, Inc. New York, 2000

[14] P. Raviart et J-M. Thomas. Introduction à l’analyse numérique des équations aux

dérivées partielles. Collection Mathématiques Appliquées pour la Maîtrise. Masson,

1983.

[15] ReliaSoft Corporation. Experiment design and analysis reference.

http://www.ReliaSoft.com/doe/index.htm, 2008.

[16] F. Hecht et E. Saltel. Emc2, un éditeur de maillges et de contours en bidimensionnels.

[17] P. J. Frey et P-L. George. Maillages. applications aux éléments finis. Hermes, Paris,

1999.

[18] J. POIRIER. Analyse de la variance et de la régression. plans d’expériences. Techniques

de l’ingénieur, Traité Mesures et contrôle, R260:1–23, 1993.

[19] G. E. P. BOX & D. W. BEHNKEN. Some new three level designs for the study of

quantitative variables. Technometrics, 2:455–475, 1960.

- 156 -

- 157 -

Conclusions

finales et

perspectives :

L’objectif de la thèse a été d’étudier les phénomènes thermiques dans les empilements de

puces 3D. Une étude bibliographique a été faite dans le premier chapitre montrant les

nombreux avantages des technologies 3D. Ces technologies connaissent un essor considérable

à travers le monde en raison de leurs nombreux avantages en termes de performance, densité

d’intégration, coût, consommation et intégration de composants hétérogènes. Les problèmes

auxquels elles sont confrontées, notamment en thermique, ont également été présentés. Ils

sont dus à la compacité de ces technologies, engendrant une augmentation de la densité de

puissance dissipée par unité de surface dans l’empilement final. Cette puissance, résulte

essentiellement de l’effet joule dans les transistors et les interconnexions. De plus, les parties

de la puce exécutant des opérations intenses risquent de former des points chauds localisés,

dont la température extrême peut contribuer à un vieillissement accéléré de la puce, mais aussi

endommager la puce de façon irréversible.

- 158 -

Pour étudier ce phénomène, il est primordial de mettre en place des outils et méthodologies

adéquats. Une puce de caractérisation thermique, qui a pour objectif de comprendre les effets

thermiques d’abord dans une configuration 2D et ensuite 3D a été conçue dans une

technologie CMOS 65 nm. La puce thermique a été présentée dans le deuxième chapitre : la

physique des capteurs de température, sa conception, ainsi que ses étapes de fabrication y sont

décrites. Ce dispositif est composé de deux puces empilées sur un substrat de type BGA. Il

permet de tester différents scenarios d’échauffements rencontrés dans les empilements 3D par

l’intermédiaire de matrices de capteurs et d’éléments chauffants embarqués dans le silicium.

La puce thermique s’inscrit dans une étude à moyen et long terme avec une caractérisation

possible à trois étapes de fabrication : au niveau plaque (amincie ou non) et système. Elle

permet donc d’étudier le comportement thermique d’un circuit planaire, et d’un empilement

3D. Le dispositif est composé de 8 doubles-barrettes centrales représentant chacune un

empilement de deux barrettes de la puce du haut et du bas. Six de ces barrettes sont utilisées

pour établir des cartographies thermiques dans lesquelles ont été évalués les effets thermiques

des TSV, µ-Bumps, RDL, et des larges Bumps. Les deux barrettes restantes sont utilisées

pour la calibration des capteurs et éléments chauffants.

Les mesures électriques au niveau plaque ont été effectuées sur des testeurs sous pointes et

une carte de test de type PCB piloté par un programme Labview® a été conçue pour les tests

au niveau système.

Les mesures électriques au niveau plaque ont permis de déterminer les conditions optimales

d’utilisation des différents éléments du circuit : transistors de commande, horloge, cœurs

chauffants et capteurs. Des tensions de polarisation optimales ont été déterminées pour

l’ensemble des deux puces du haut et du bas. Après avoir trouvé un point de fonctionnement

pour la puce, la calibration des éléments chauffants et capteurs a été effectué. Elle permet de

déterminer la dissipation d'énergie en fonction du signal électrique renvoyé par les éléments

chauffants, et par les capteurs de température. La tension aux bornes des capteurs est mesurée

à différentes températures pour un courant donné, ce qui donne la correspondance entre la

tension mesurée et la température. La combinaison des éléments chauffants et des capteurs

permet d’établir des cartographies de température selon différents scénarios. Les mesures sur

les deux niveaux de test, sur plaque et en boîtier montrent une augmentation de la résistance

thermique lorsque l’épaisseur de silicium diminue et conduit à une augmentation de la

température pour une puissance donnée. L’impact des TSV sur les propriétés thermiques de la

matrice de silicium a été mesuré et montre que les TSV peuvent entraîner une augmentation

de la température pour les points chauds. Les TSV seuls ne sont pas ou peu efficaces pour

atténuer les problèmes thermiques.

En boîtier, les premières mesures ont consisté à s’assurer de la fonctionnalité des

assemblages. L’adressage de tous les capteurs et la répétabilité des mesures sur plusieurs

cycles d’horloge ont été vérifiées et améliorés. Trois scénarios de chauffage dans la

- 159 -

configuration « point chaud » ont été testés. Une comparaison du comportement thermique

entre un circuit 2D et 3D a été réalisée. La température maximale en fonction de la puissance

dissipée est fortement plus élevée dans le cas d’un assemblage 3D : ce qui est dû à la

réduction du volume de dissipation thermique et au confinement des puces. L’impact

thermique de la résine de moulage a été mesuré en comparant deux assemblages avec et sans

moulage. Malgré sa faible conductivité thermique, le moulage permet de dissiper la chaleur

vers le haut et de réduire la température d'environ 10 °C dans la puce du bas. L’influence sur

la dissipation thermique des interconnexions 3D tels que les TSV, les RDL et les µ-bumps

reste faible dans les conditions testées. Cette faible différence est due à une faible densité de

TSV et µ-bumps autour des points chauds

Ces mesures électriques ont également servi à calibrer les modèles numériques du chapitre 4,

et ce pour chaque niveau de test.

Le quatrième et dernier chapitre présente l’étude numérique de la thèse, basée sur la méthode

des éléments finis et des plans d’expériences. Nos modèles numériques 2D et 3D ont été

construits en combinant ces deux méthodes. Ces modèles ont pu être simplifiés en posant des

hypothèses sur l’homogénéisation d’éléments tels que TSV, µ-Bumps, Bumps. Dans un

premier temps, la validation du modèle numérique 2D est faite sur plaques amincies et non-

amincies, en comparant les valeurs ∆T/P expérimentales et simulées sur chaque capteur. La

corrélation entre simulations et mesures donne une erreur maximale de ± 1% dans les deux

cas. Cette méthodologie de validation est utilisée dans l’empilement 3D complet dans un

second temps. Le modèle 3D a été validé suivant trois scénarios de chauffage avec une

précision d’environ 1°C. Sur la base de ces résultats, l’exploration des configurations 3D

associée à plusieurs scénarios de chauffage, nous permet de proposer une optimisation

thermique des circuits 3D avec une compréhension fine de l'impact du placement des

interconnexions.

Notre modèle 3D numérique a servi à évaluer des solutions de dissipation thermique. Par

exemple, l’apport des underfills thermiques a été évalué en comparant 4 types d’underfills :

SiO2 CUF (Capillary Underfill), Al2O3 CUF, et deux underfills thermiquement amélioré UF1

et UF2. Pour un point chaud de 300 mW, on ne trouve pas de différence significative. Mais en

appliquant 2W avec des conditions aux limites adaptées, on trouve une différence de 14 °C

sur la température maximale dans la puce du bas entre un underfill classique de type SiO2 et

un underfill thermiquement améliorés UF2 avec une conductivité thermique de 5 W/m*K.

Ces travaux ont également permis d’évaluer des outils d’analyse thermique disponibles dans

les logiciels de conception : une première évaluation a été faite sur l’outil DOCEA Power en

le comparant avec le logiciel ANSYS. Cette comparaison a montré une rapidité d’exécution

de l’outil DOCEA, dix fois plus rapide en temps CPU par rapport à ANSYS, avec une faible

différence sur les résultats de l’ordre de 1,2 %.

- 160 -

Ces études ont été valorisées lors de nombreux conférences internationales telles que IEDM,

3DIC et ESTC, ainsi que dans des journaux (i.e. Transaction on CPMT). Le résumé de chacun

de ces papiers est rapporté dans le prochain point.

Les perspectives de ces travaux seraient :

De poursuivre les recommandations thermiques en créant un « DRM » thermique

(Design Rule Manual : règle de dessin) en référence au DRM « classique » d’un nœud

technologique. C’est-à-dire définir des bonnes règles de conception des circuits

électroniques relatifs à la distribution de la chaleur, définissant les dimensions

géométriques à respecter pour réduire ou éliminer la présence des points chauds.

D’appliquer la méthodologie sur des cas d’application pour lesquels la dissipation

thermique peut être critique. Parmi les exemples actuels, on peut citer les capteurs

d’images à trois dimensions où la température a un impact important sur le courant

d’obscurité. On peut également citer l’interposer photonique qui contient des

composants comme les photodiodes ou le laser, très sensible à la température.

D’utiliser le modèle numérique 3D pour évaluer d’autres solutions thermiques tels que

les répartiteurs de chaleur et la micro-fluidique.

D’incorporer directement les recommandations thermiques dans les outils de design

par exemple CADENCE® ou MENTOR®.

Pour les futurs travaux utilisant la même méthodologie de mesure quelques corrections sont à

faire au niveau du dessin des circuits :

Corriger le design des compteurs pour résoudre les violations de timing et ainsi faire

fonctionner le circuit sur toute la gamme de VDD.

Redimensionner les lignes de métaux pour éviter les contraintes de blocage en courant.

Redimensionner les capteurs résistifs du BEOL pour avoir un ratio

.

- 161 -

ANNEXES

- 162 -

A1 : Capteur de température

1. Thermocouple

La plage de température des thermocouples est élevée, ils sont couramment utilisés dans le

domaine industriel, la limite inférieure est de -270 °C, et la maximale peut aller jusqu'à

1800 °C. Ils appartiennent aux capteurs d’auto-alimentations qui n'ont pas besoin

d'alimentation externe pendant la mesure. Le principe des thermocouples est basé sur l'effet

thermoélectrique: deux conducteurs A et B sont connectés entre eux pour former une boucle

fermée, lorsque ces deux jonctions sont soumises à des températures différentes, il se crée une

force électromotrice (FEM) et un courant dans la boucle [14]. Ce phénomène est aussi appelé

effet Seebeck. La FEM correspondante et le courant sont appelés respectivement FEM

thermique et courant thermique [15].

La FEM thermique du thermocouple ne dépend pas de la taille ou de la géométrie de

l'électrode, elle sera influencée seulement par la composition du thermocouple et par la

différence de température entre les extrémités froide et chaude. Cependant, la température

d'utilisation du thermocouple est liée à son diamètre: plus le diamètre est épais, plus sa

température d'utilisation est élevée. Si la température de la jonction froide est constante, la

FEM thermique mesurée est une valeur unique avec la température. Un thermocouple utilise

principalement l'effet Seebeck pour la mesure de température. L’une des deux extrémités des

deux matériaux est assemblée et les deux autres restent ouvertes (Figure 122). Lorsqu’une

différence de température est créée entre les deux jonctions, il apparaîtra une tension VAB aux

bornes des deux extrémités restées libres. La tension d'un thermocouple, VAB s’écrit [15]:

AB hot-cold

– (1.1)

αA et αB sont les coefficients de Seebeck des deux matériaux, αAB est le coefficient Seebeck

du thermocouple, Thot et Tcold sont les températures des jonctions, respectivement chaude et

froide, et ΔThot-cold est la différence de température entre les jonctions chaudes et froides.

Figure 122 : Schéma d'un thermocouple

Sur une large plage de température, la caractéristique du thermocouple est non linéaire.

- 163 -

2. Thermistance

Le nom thermistance vient de résistance thermosensible. Les thermistances utilisant des

métaux sont appelées des détecteurs de température résistif (RTD). Les thermistances à

proprement parler impliquent généralement des matériaux semi-conducteurs, et sont de deux

catégories distinctes: les oxydes métalliques et les semi-conducteurs cristallin. Les

thermistances à semi-conducteur cristallin et celles à base d'oxydes métalliques couvrent des

gammes de températures différentes [16].

Les thermistances peuvent être façonnées sous diverses formes en fonction de leur

environnement. Ces milieux incluent l'air ambiant, les liquides, et les surfaces solides. Par

conséquent, la thermistance peut être sous la forme de billes, de disques, de rondelles, de

tiges, de sondes et de films minces. Les thermistances d'oxydes métalliques sont faites de

poudres fines compressées et frittées à haute température. Les matériaux les plus couramment

utilisés sont Mn2O3, NiO, Co2O3, Cu2O, Fe2O3, TiO2, et U2O3. Les thermistances à base de

Germanium et de Silicium sont généralement dopées de quelques pourcent pour augmenter la

dépendance de leur résistance par rapport à la température [17].

La plage de détection de température dépend, au premier ordre, de l’intervalle d’énergie des

matériaux (Eg) correspondant à une bande d’énergie dite interdite : plus Eg est élevée, plus la

température mesurable est élevée. Les thermistances en germanium, qui sont plus fréquentes

que celles en silicium, sont utilisées dans la gamme cryogénique, de -273 à -173 °C. Les

thermistances de silicium sont limitées à une température de -23 °C, au-dessus de laquelle un

coefficient de température positif (CTP) est fixé. Les thermistances d'oxydes métalliques sont

utilisées dans la gamme de -73 à 426 °C. Pour des températures encore plus élevées, des

sondes sont fabriquées à partir d’Al2O3, BeO, MgO, ZrO2, Y2O3, et Dy2O3.

Puisqu’une thermistance est essentiellement une résistance, la conductivité est donnée par

l'équation suivante :

n p (1.2)

Où ρ représente la résistivité du matériau, q la charge de l’électron, n et p les densités des

électrons et des trous, µn et µp des paramètres statistiques, représentant la mobilité des

porteurs. La plupart des thermistances fonctionnent dans la gamme de températures dans

laquelle la densité de porteurs est une fonction fortement dépendante de la température,

donnée par la formule :

(1.3)

L'énergie d'activation (Ea) est liée à l'écart de l'énergie et le niveau d'impureté.

Qualitativement, lorsque la température augmente, le niveau de dopage actif augmente et la

- 164 -

résistance diminue. Dans ce cas, la diminution de la résistance avec la température est appelée

coefficient de température négatif (CTN). De façon empirique, la résistance nette peut être

exprimée par cette formule :

0 ( (

)) (1.4)

R0 est une résistance de référence à T0, et il est fréquent de prendre la température ambiante

comme référence. B est une caractéristique de température, elle se situe dans la plage de 1726

à 4726 °C. Ce facteur B a une dépendance avec la température, cependant celle-ci est faible et

peut être ignorée dans une analyse de premier ordre. Le coefficient de résistance α de la

température est donné par :

(1.5)

Le signe négatif désigne un CTN. La variation de résistance est le signal résultant d'une

variation de la température ΔT :

(1.6)

Une valeur typique de α est de l’ordre de -5% °C-1

pour le germanium, ce qui est environ 10

fois plus sensible que les détecteurs de température en métal. La résistance des thermistances

se situe généralement dans la gamme de 1kΩ à 1MΩ.

Pour des températures plus élevées ou dans des dispositifs fortement dopés, les dopants sont

complètement ionisés, et la diminution de la mobilité en raison de la diffusion des phonons

commence à dominer la dépendance de la température (Figure 123). Cela donne lieu à un

coefficient de température positif (CTP) [17].

Figure 123 : Caractéristique thermique d’une thermistance à coefficient négatif et positif par rapport à un

métal [17].

- 165 -

Les thermistances ont l’avantage d’avoir un faible coût, une haute résolution, et une flexibilité

dans la taille et la forme pour la mesure de température. La valeur absolue de la résistance est

très élevée, de sorte que l’utilisation de longs câbles et l’influence de la résistance d’accès

sont plus tolérables.

3. Capteur de type transistor

Dans la technologie des circuits intégrés, les transistors bipolaires peuvent également être

utilisés comme capteur de température. Quand un tel transistor est exploité à deux courants

d’émetteur différents, la différence de tension entre la base et l’émetteur est proportionnelle à

la température absolue PTAT (Proportionnal To Absolute Temperature) [18]. Cette tension

PTAT est cependant affectée par diverses non-idéalités. Pour ce type de capteur une précision

absolue de 0,3 °C dans la plage de température de 50 à 130 °C peut être obtenue.

a. Mesure de température avec VBE

Le moyen le plus simple d'utiliser un transistor bipolaire en tant que capteur de température

est d'utiliser sa tension base-émetteur en tant que mesure de température [19] [20]. Si un

transistor est polarisé dans sa région active directe, le rapport entre son courant de collecteur

IC et sa tension base-émetteur VBE est donné par la relation suivante :

(

) (1.7)

k est la constante de Boltzmann, q la charge de l'électron, et Is le courant de saturation du

transistor. En prenant en compte la forte dépendance en température de Is, (1.7) peut être

écrite comme :

(

) (1.8)

AE est la surface d'émetteur, C et η sont des constantes dépendantes du procédé, Vg0 est la

tension de bande interdite extrapolée à 0 K [19]. En exprimant VBE en fonction de « Ic », nous

trouvons :

(

)

(

)

(

) (1.9)

VBE est la tension base-émetteur à une température de référence Tr.

(

) (1.10)

Comme le montre la Figure 124.a, VBE est une fonction pratiquement linéaire de la

température. Pour la plupart des transistors, la sensibilité est de l’ordre de 2 mV/°C. La non-

linéarité, ou la courbure, est représentée par les deux derniers termes de l’équation (1.9). Cette

- 166 -

courbure est un problème pour la mesure de la température absolue exacte, comme il peut en

résulter une erreur de mesure pouvant aller jusqu'à 2 °C. Cette erreur systématique peut être

réduite, par exemple, en utilisant un courant de collecteur dépendant de la température qui

compense la dépendance de la température d’Is [20]. Un problème plus important est VBE

(Tr), et par conséquent, la sensibilité dépend du procédé de fabrication, comme illustré sur la

Figure 124.b. VBE (Tr) peut s’étendre jusqu'à 10 mV de variation, suivant le procédé de

fabrication [20], ce qui entraîne une variation de la sensibilité de 1,7%. Par conséquent,

chaque capteur de température doit être calibré [21].

Figure 124 : (a) Variation de la tension base-émetteur VBE en fonction de la température. (b) Variation de

la sensibilité par rapport à un écart de procédé. (c) Variation de la température en fonction de la

différence de tension base-émetteur de deux densités de courant de collecteur ΔVBE [20].

b. Mesure de température avec ΔVBE

La dépendance à l'égard du procédé de fabrication peut être en grande partie éliminée en

utilisant la différence entre les tensions base-émetteur d'un transistor fonctionnant à deux

densités de courant (Figure 124.c). Si les deux courants de collecteur IC1 et IC2 sont

successivement appliqués à un transistor, la différence de tension base-émetteur est ΔVBE.

(

) (1.11)

Tant que le rapport des courants de collecteur est constant, ΔVBE sera proportionnelle à la

température absolue. De plus, il est indépendant des paramètres du procédé et de la valeur

absolue des courants de collecteur. Ces propriétés le rendent très approprié pour une

utilisation en tant que capteurs de température intégrés [8].

Le transistor PNP est polarisé par l'intermédiaire de son émetteur, comme illustré sur la

Figure 125.a.

- 167 -

Figure 125 : Génération d'un ΔVBE en utilisant (a) un seul ou (b) deux transistors PNP connectés en

substrats [8].

En supposant que le gain en courant doit être constant, il en résulte une différence de tension

ΔVBE de

où p est le rapport des courants d'émetteur. Dans une variante, deux

transistors ayant un rapport de surface d'émetteur de peuvent être utilisés, comme le

montre la Figure 125.b. Dans ce cas, ΔVBE est

. Pour un réglage approprié, le plus

grand transistor devrait être composé d'une combinaison de transistors unitaires identiques en

parallèle. Pour une valeur typique de , la sensibilité de ΔVBE sera de 198 µV/°C [22].

La précision de mesure de température à base de ΔVBE dépend des non-idéalités du transistor

lui-même [23].

- 168 -

A2 : Les éléments finis

1. Formulation des équations d’éléments finis

a. Méthode de « Galerkin » [13]

La formulation des éléments finis par la méthode de « Galerkin » est présentée à partir d’un

exemple de dimension simple. Supposons que nous devons résoudre numériquement

l'équation différentielle suivante [14]:

(

) (2.1)

Avec les conditions aux limites suivantes :

|

(

) | (2.2)

Où u est une solution inconnue. Le problème est résolu en utilisant deux éléments finis

unidimensionnels linéaires (Figure 126). L'élément a deux nœuds et l’approximation de la

fonction u(x) peut être faite comme suit :

[ ]

[ ] [ ]

(2.3)

Où Ni sont les fonctions dites de forme qui sont utilisées pour l'interpolation de u(x) en

utilisant les valeurs nodales. Les valeurs nodales u1 et u2 sont inconnues et doivent être

déterminées à partir du système d'équations global discret.

(2.4)

Après substitution, u s'exprime à travers ses valeurs nodales et ses fonctions de forme dans

l'équation différentielle. Elle a la forme approximative suivante:

[ ] (2.5)

Où ψ est un résiduel non nul lié à la représentation approximative d'une fonction dans un

élément fini. La méthode de « Galerkin » fournit une minimisation résiduelle en multipliant

- 169 -

les termes de l'équation ci-dessus par les fonctions de forme, en l’intégrant sur l'élément et en

l’égalant à zéro :

∫ [ ]

[ ] ∫ [ ]

(2.6)

T étant la température. L’utilisation d'intégrales par parties conduit à la forme discrète

suivante de l'équation différentielle pour l'élément fini :

∫ *

+

*

+ ∫ [ ]

,

-

| ,

-

|

(2.7)

Généralement une telle équation pour les éléments est présentée comme suit :

[ ] [ ]

*

+

, -,

, - ,

- (2.8)

En mécanique des solides [k] est appelée matrice de rigidité, f est le vecteur de charge et L

est la longueur deux éléments finis. Les relations ci-dessus fournissent des équations aux

éléments finis pour les deux éléments finis distincts. Un système d'équations global pour un

domaine à deux éléments et trois nœuds peut être obtenu par un ensemble d'équations

d'élément. Dans notre cas simple, il est clair que les éléments interagissent les uns avec les

autres au niveau du nœud numéro 2. Le système d'équation globale assemblé est :

[

]

(2.9)

Figure 126 : Comparaison entre une solution exacte et une solution par élément finis [13]

Après l’application des conditions aux limites le système d’équations global est

comme suit :

- 170 -

[

]

(2.10)

Les valeurs nodales ui sont obtenues comme solution du système linéaire. La valeur de u en

un point quelconque à l'intérieur d'un élément fini peut être calculée en utilisant les fonctions

de forme. La solution d'éléments finis de l'équation différentielle est représentée sur la Figure

1 pour a = 1, b = 1, L = 1 et R = 1.

La solution exacte est une fonction quadratique. La solution d'éléments finis à l'aide de

l'élément le plus simple est linéaire par segments. Plus précisément la solution d'éléments finis

peut être obtenue en augmentant le nombre d'éléments simples ou avec l'utilisation d'éléments

avec des fonctions de forme plus complexes. Les éléments finis avec des fonctions de forme

linéaires produisent des valeurs nodales exactes si la solution recherchée est quadratique. Des

éléments quadratiques donnent des valeurs nodales exactes de la solution cubique.

b. Formulation variationnelle

Nous allons maintenant présenter une autre méthode d’approximation, la formulation

variationnelle, par l’intermédiaire d’une étude de mécanique des solides. Considérons à

nouveau l’équation différentielle précédente :

(

) ,

|

| (2.11)

Avec a = EA, a la signification physique suivante en mécanique des solides: il décrit la

tension de la barre uni axiale avec une section transversale A d'un matériau avec un module

d'élasticité E et soumis à une charge répartie b et une charge concentrée R, à son extrémité

droite, comme illustré sur la figure 127. Ce problème peut être formulé en termes de

minimisation de l'énergie potentielle fonctionnelle ∏ définie dans l’équation (2.12) [15]:

∫

(

) ∫ |

| (2.12)

- 171 -

Figure 127 : La tension de la barre unidimensionnelle soumis à une charge répartie et une charge

concentrée.

En utilisant la représentation de u avec les fonctions de forme données en (2.3) - (2.4), nous

pouvons écrire la valeur de l'énergie potentielle pour le deuxième élément fini :

∫

*

+

*

+ ∫ [ ] ,

-

(2.13)

Les conditions pour le minimum de П sont :

(2.14)

soit :

,

Il est facile de vérifier que la différenciation de П par rapport à ui donne l’équation d'équilibre

de l'élément fini, qui coïncide avec l'équation obtenue par la méthode de « Galerkin » :

∫ *

+

*

+ ∫ [ ] ,

-

(2.15)

Si la formulation physique du problème est connue comme une équation différentielle, la

méthode la plus populaire de formulation par éléments finis est la méthode de « Galerkin ».

Par contre, si le problème physique peut être formulé comme la minimisation d'une fonction

alors la formulation « variationnelle » des équations d’éléments finis sera utilisé [13] [14].

2. L’équation de transfert de la chaleur en éléments finis

a. Problématique

Considérons un corps isotrope dont la température dépend du transfert de chaleur. Une

équation de transfert de chaleur de base s’écrit de la façon suivante :

(

)

(2.16)

- 172 -

Où qx, qy et qz sont des composants du flux de chaleur par unité de surface;

le taux de génération de chaleur par unité de volume, ρ la densité du matériau, c

la capacité thermique, T la température et t le temps. Selon la loi de Fourier, les composantes

du flux de chaleur peuvent être exprimées comme suit:

(2.17)

Où k est la conductivité thermique. L’équation de transfert de chaleur devient :

(

)

(

)

(

)

(2.18)

On suppose que les conditions aux limites font parties des catégories suivantes ou de leurs

combinaisons :

Température imposée

Flux de chaleur imposé

Conditions aux limites de convection

Où TS est la température de la surface imposée, h le coefficient de convection et TAMB la

température ambiante.

Radiation

Où σ est la constante de Boltzmann, Ԑ le coefficient d'émission surfacique, α le coefficient

d'absorption de la surface et qr le flux de chaleur entrant par unité de surface.

Pour des problèmes transitoires, il est nécessaire de spécifier un champ de température pour

un corps à l'instant t = 0 :

- 173 -

(2.19)

b. Discrétisation par éléments finis

Un domaine V est divisé en éléments finis reliés par des nœuds. Nous allons écrire l’ensemble

des relations pour un élément fini. Les équations globales pour ce domaine peuvent être

assemblées à partir des équations d'éléments finis en utilisant les informations de connexion

[16].

Les fonctions de forme Ni sont utilisées pour l'interpolation de la température dans l’élément

fini [17]:

[ ]

[ ] [ ]

(2.20)

La différenciation de l'équation d'interpolation de la température donne la relation

d'interpolation suivante pour les gradients de température:

[

]

[ ] (2.21)

Où T est un vecteur de températures aux nœuds, [N] une matrice de fonctions de forme et

[B] la matrice d’interpolation des gradients de température.

En utilisant la méthode de « Galerkin », nous pouvons réécrire l'équation de transfert de

chaleur de base sous la forme suivante:

∫ (

)

(2.22)

En appliquant le théorème de Stokes aux trois premiers termes, nous arrivons aux relations

suivantes :

∫ (

) ∫ *

+

∫ ∫

(2.23)

Avec

[ ]

[ ]

- 174 -

Où n est une normale extérieure à la surface du corps étudié. Après l'insertion des

conditions aux limites dans l'équation ci-dessus, les équations discrétisées sont les suivantes:

∫ (

) ∫ *

+

∫ ∫ ∫

∫ ∫

(2.24)

Il est à noter que :

[ ] (2.25)

Les équations discrétisées par éléments finis pour les problèmes de transfert de chaleur ont la

forme finie qui suit :

[ ] [ ] [ ] [ ] (2.26)

Avec :

[ ] ∫ [ ] [ ]

[ ] ∫ [ ] [ ]

[ ] ∫ [ ] [ ]

[ ] ∫ [ ]

[ ] ∫ [ ]

[ ] ∫ [ ]

[ ] ∫ [ ]

[ ] ∫ [ ]

[ ] ∫ [ ]

- 175 -

3. Organigramme d’un logiciel d’élément finis

La figure 128 résume les étapes caractéristiques utilisées sur les logiciels de calcul par la

méthode des éléments finis. On parlera de blocs fonctionnels.

Figure 128 : Organigramme d’un logiciel éléments finis

- 176 -

A3 : Méthodes des plans d’expériences

La méthode de régression linéaire et l’analyse de la variance (ANOVA) sont les méthodes

statistiques utilisées dans l'analyse des données des plans d’expériences [19].

1. Méthode de régression linéaire [19]

Un modèle linéaire général ou un modèle de régression multiple est exprimé comme suit:

(3.1)

Où Y est la réponse, aussi nommée sortie ou variable dépendante. Xi est un facteur ou une

fonction simple de facteurs, aussi appelée entrée ou variable indépendante. ε est l'erreur ou le

bruit aléatoire, supposé normalement distribué avec une moyenne de 0 et de variance σ²,

généralement noté ε ~ N (0, σ). Il est à noter que les simulations numériques sont

généralement reproductibles et donc ԑ ne représente pas vraiment un bruit aléatoire, mais

seulement l’erreur due à la simplification du modèle analytique de l’équation, (3.1). Il est

possible de remplacer l’équation (3.1) par un interpolateur (splines), une fonction

mathématique passant exactement par tous les points expérimentaux. Différentes familles de

splines permettent d’obtenir cette propriété mais les fonctions obtenues sont beaucoup plus

compliquées et leur interprétation physique est très difficile, c’est pourquoi nous utiliserons

dans ce chapitre des équations du type de celle donnée en (3.1).

A partir du modèle, on note que la variation de la différence ou de Y est constituée de deux

parties. L'une est la partie aléatoire de ε. L'autre est la différence provoquée par les variations

de X.

En d'autres termes, Xs a affecté de façon significative Y. L’écart de Ys provoquée par les

variations Xs est idéalement beaucoup plus importante que l'écart causé par le bruit.

La valeur de la variation totale de Y est caractérisée par la somme des carrés (sum of squares):

∑ (3.2)

Où Yi est la i-ème valeur observée et la moyenne de toutes les observations. Toutefois,

étant donné que SST est affectée par le nombre d'observations, pour éliminer cet effet, une

autre mesure appelée carrés moyen (mean squares) est utilisée pour mesurer la variabilité

normalisée de Y :

∑ (3.3)

Cette équation (3.3) est aussi une estimation de la variance de Y.

- 177 -

Comme mentionné précédemment, la somme totale des carrés peut être divisée en deux

parties: la variation causée par le bruit aléatoire, appelée somme des carrés des erreurs SSE et

la variation entre les séries causée par différentes valeurs de Xs appelée somme des carrés de

la régression SSR.

∑ ∑

(3.4)

Où est la valeur prédite pour le i-ème essai. Pour les essais avec les mêmes valeurs de X,

les valeurs prédites seront les mêmes.

Les carrés moyens de régression (MSR) et les carrés moyens d'erreur sont calculés par:

∑ ( )

(3.5)

∑ (3.6)

Où p est le nombre de Xs.

Les carrés moyens de régression sont utilisés pour mesurer la variance causée par les

prédicteurs Xs. Les carrés moyens de l'erreur (MSE) représentent la variance causée par le

bruit. En comparant ces deux valeurs, nous pouvons déduire que la variance causée par Xs est

nettement supérieure à la variance causée par le bruit. L’analyse de la variance est la méthode

utilisée pour la comparaison de manière statistique.

2. Analyse de la variance

Le ratio suivant est utilisé pour tester les deux hypothèses suivantes :

(3.7)

La variance causée par Xs et la variance causée par le bruit sont du même ordre de

grandeur (hypothèse nulle). Cette hypothèse nulle signifie que le modèle n’est pas bien

significatif car la variance causée est du même ordre de grandeur que le bruit

L'écart causé par Xs est plus grand que la variance due au bruit.

Sous l'hypothèse nulle, le rapport suit la distribution F (Fischer Snedecor) avec p et n-1-p

degrés de liberté. Si le test de Fischer Snedecor appliqué à F0 de l’équation (3.7) indique que

F0 est significativement plus grand que 1, cela signifie que le modèle est significativement

meilleur qu’un modèle simpliste basé sur la seule moyenne des observations. En comparant F0

pour différents modèles on peut aussi déterminer le plus significatif.

- 178 -

A4 : Substrat BGA

- 179 -

- 180 -

A5 : PCB

- 181 -

- 182 -

- 183 -

- 184 -

- 185 -

A6 : Socket

- 186 -

- 187 -

Communications

Scientifiques :

Conférences :

1. Souaré et al., « Thermal behavior in stack-based 3D Ics », ESTC 2012, Amsterdam, 17-

20 September.

Abstract: The 3D IC technology has attracted much interest in the recent past as a mean to

efficiently improve performance and miniaturization of electronic integrated circuits (IC) [1]. The

integration is based on three dimensional (3D) die stacking, connected thanks to Through Silicon

Vias (TSV), µcopper pillars and large copper pillars. Although this approach offers several

advantages in terms of electric features, the thermal management is widely identified as one of the

key challenges [2]. The purpose of this study is to present a numerical model based on finite

elements, to be calibrated and validated by experimental means (i.e. electrical in-situ and thermal IR

measurements). In this paper, a presentation of our test chip (stacking, heaters and embedded

sensors), the impact of various geometric parameters, the behavior of TSV around heated areas, and

thermal properties of materials in the 3D stack-based will be presented. Our numerical model is

composed of two chips stacked on a BGA. We use homogenized properties of TSV, Cu-Pillars

(CP), μCP and BEOL. The best combination of geometrical (diameter, pitch) and technological

- 188 -

(SiO2 and Silicium thickness, underfill properties) parameters in terms of thermal dissipation is

extracted through design of experiments. We aim to know the internal thermal behavior despite the

strong influence of poorly known boundary conditions. Finally, by proposing a whole numerical

and experimental approach; this paper brings insights for early phase development of 3D ICs on self

heating questions.

2. Souaré et al., « Thermal correlation between measurements and FEM simulations in 3D

ICs », 3DIC 2013, San Francisco, 2-4 October.

Abstract: This paper presents a comparison between electrical measurements, which are carried out

with embedded in-situ sensors, and thermal numerical simulations. The objectives of this study are

firstly to calibrate the Finite Element model by comparing the measurement results with those from

simulations through a Design Of Experiments (DOE), and then to provide thermal

recommendations on the studied parameters thanks to the calibrated numerical model.The primary

objective of the DOE is to quantify the sensitivity of modeling parameters. Results show a strong

influence of the silicon thickness, the convective heat transfer coefficient of the bottom surface, the

thickness of the thermal insulation and the position of the hot spots relative to the sensors. The

boundary conditions, particularly the heat transfer coefficient are also identified as significant

parameters. Once the main factor set determined, the second objective of this study is to weight

quantitatively the influence of key parameters.Finally, by providing a numerical and experimental

comparison, this paper provides validated values of boundary conditions to be applied in the

numerical simulations. These are considered to be the most difficult to obtain, while they have a

huge influence on the simulation results, and this work allows to provide reliable thermal

recommendations on designs to manage self-heating challenges.

3. Souaré et al., « A Comprehensive Platform for Thermal Studies in TSV-based 3D

Integrated Circuits », IEDM 2014, San Francisco, 15-17 December.

Abstract: We present an advanced and comprehensive platform for thermal dissipation studies in

TSV-based 3D ICs. A 2-tier 3D test chip with through silicon via (TSV) and µ-bump is used for

thermal characterization with unprecedented precision and design exploration capabilities. A

comprehensive calibrated 3D finite element model is associated to provide a predictive tool that is

able to simulate the thermal mapping in any given 3D interconnect configuration with minimal

error. Guidelines are finally provided for thermal optimization of 3D designs with a precision far

beyond the prior art.

- 189 -

4. Dos Santos Lopez & Souaré et al., « Using TSV for Thermal Mitigation in 3D Circuits:

Wish and Truth », submitted at 3DIC 2014.

Abstract: 3D technology is envisioned to offer advanced integration capabilities, enabling

heterogeneous system integration and offering improved performance and reduced power

consumption thanks the so-called Through Silicon Vias (TSV). Nevertheless, 3D integration is

facing strong thermal issues due to its higher power density and reduced heat dissipation properties.

In previous studies, it has been often reported the use of TSV insertion techniques for thermal

mitigation in 3D stacked circuits. However, due to the thin oxide layer isolating TSV from silicon

substrate, the expected thermal mitigation is actually not effective for the current TSV technologies.

This paper firstly reports a dedicated thermal test chip where silicon measurements confirm detailed

FEM thermal simulations, showing that TSV may even increase the temperature of hotspots. The

paper secondly reports the study of the thermal performance of multiple TSV arrays using thermal

simulations for various system-level configurations, including a WideIO compatible 3D circuit.

Similar results are obtained where TSV not only do not result in thermal mitigation, but also may

produce exacerbated hotspots. The results presented in this paper indicate that the use of additional

area costly TSV for thermal mitigation is not worthy.

Journaux:

1. Souaré et al., « Thermal Effects of Silicon Thickness in 3D ICs: Measurements &

Simulations » Transaction on CPMT 2013 (published).

Abstract: This paper presents the impact of silicon thickness on the temperature and the thermal

resistance in a 3D stack ICs. This study uses electrical measurements thanks to embedded in-situ

sensors and numerical design of experiments (DOEs). The primary objective is to provide the

sensitivity of modeling factors by analyzing the variance based on Sobol indices through DOE. The

results show a strong influence of the silicon thickness and of the position of the hot spots with

respect to the sensors on the maximum temperature and the thermal resistance of the total stack.

The boundary conditions, in particular the heat transfer coefficient of the bottom surface of the

wafer, are also identified as significant factors. For this purpose, simulation results and

measurement approaches are compared. The measurements are carried out with embedded in-situ

sensors in the bottom die at wafer level. The results show a significant increase in temperature

while decreasing the silicon thickness.

- 190 -

- 191 -

École Nationale Supérieure des Mines

de Saint-Étienne

NNT : 2014 EMSE 0766

Papa Momar SOUARE

THERMAL EFFECTS IN 3D STACKS OF ELECTRONIC CHIP: NUMERICAL AND

EXPERIMENTAL STUDIES

Speciality : Science and Materials Engineering

Keywords : thermal, TSV, 3D IC, self-heating, sensor, FEM simulation, thermoelectric measurement.

Abstract :

Today we are witnessing an evolution of mobile electronic systems to more advanced features. The

complexity of mobile electronic systems requires an increase in computing power of electronic chips,

which can lead to the use of aggressive CMOS technology, but which now completed with a technique

called 3D integration. It is more of a classical evolution across the transistor following Moore's law but

that of the wider scale of the packaging / system, it is called the law of "More than Moore". Three

dimensional (3D) stack of electronic chip generates an increase in the density of total power dissipated

per unit area of the final stack. This power, essentially resulting in the Joule effect transistors and

interconnection, is a source of heat which contributes to increase the overall temperature of the chip. The

global objective of this thesis is to study the heat transfer in a 3D stack of chips during operation. We will

seek to understand the geometric or materials effects of the stack and the impact of the placement of TSV,

Bumps ... on these heat exchanges. The study is based on numerical simulations validated by

experimental measurements on 3D stacks. These numerical and experimental studies have as a goal to

deduce thermal design rules that will be validated in the drawing of basic or more complex circuits. In the

following, these goals will be motivated and discussed in detail. The establishment of a thermal model

based on finite element simulations of an industrial process 3D CMOS 65 nm will address the problem of

modelling the most accurate way possible. Indeed, previous simulations used compact models - so that

the lower accuracy of finite elements - and a generic method that does not reflect all of the properties of

materials, and in particular interfaces. The results obtained will be validated by measurements on stacked

chips carried out within the process concerned. In the experimental part, the objective is to determine a

thermal mapping in a 3D stack using sensors embedded in the silicon, and under different conditions of

3D chip process. This will provide a numerical model validated and calibrated by experimental

measurements.

- 192 -

École Nationale Supérieure des Mines

de Saint-Étienne

NNT : 2014 EMSE 0766

Papa Momar SOUARE

EFFETS THERMIQUES DANS LES EMPILEMENTS 3D DE PUCES ELECTRONIQUES :

ETUDES NUMERIQUES ET EXPERIMENTALES

Spécialité : Sciences et Génie des matériaux

Mots clefs : Thermique, 3D, TSV, 3D IC, Auto échauffement, Capteur, Simulation FEM, Mesure

thermoélectrique.

Résumé :

On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des fonctionnalités plus

avancées. Cette complexification des systèmes électroniques nomades nécessite une augmentation de la

puissance de calcul des puces électronique, ce qui se peut se traduire par une utilisation d’une technologie

CMOS agressive, mais qui se complète aujourd’hui par une technique appelée intégration 3D. Il ne s’agit

donc plus d’une évolution classique à l’échelle du transistor suivant la loi de Moore mais à celle de

l’échelle plus large du boîtier / système, on parle alors de la loi de « More than Moore ». L’empilement

tridimensionnel (3D) des puces électroniques engendre une augmentation de la densité de puissance totale

dissipée par unité de surface de l’empilement final. Cette puissance, résultant essentiellement de l’effet

joule dans les transistors et l’interconnexion, est une source de chaleur qui contribue à l’augmentation de

la température globale de la puce. L’objectif global de cette thèse est d’étudier les échanges thermiques

dans un empilement de puces 3D durant leur fonctionnement. On s’attachera à comprendre les

effets géométriques ou matériaux de l’empilement ainsi que l’impact du placement des TSV, Bumps ...

sur ces échanges thermiques. L’étude s’appuie sur des simulations numériques validées par des mesures

expérimentales sur des empilements 3D. Ces études numérique et expérimentale auront comme finalité de

déduire des règles de dessin thermiques qui seront validées sur le dessin de circuits basiques ou plus

complexes. Dans la suite, ces différents objectifs seront motivés et abordés en détail. L’établissement

d’un modèle thermique basé sur des simulations en éléments finis d’un procédé industriel CMOS 65 nm

3D permettra d’aborder le problème de modélisation de la manière la plus précise possible. En effet, les

précédentes simulations ont utilisé des modèles compacts – donc de moindre précision que les éléments

finis – et un procédé générique qui ne reflète pas toutes les propriétés des matériaux, et en particulier

celles des interfaces. Les résultats ainsi obtenus seront validés par des mesures sur des puces empilées

réalisées dans le procédé considéré. Dans cette partie expérimentale, l’objectif est de déterminer une

cartographie de la température dans un empilement 3D en utilisant des capteurs embarqués dans le

silicium, et ce sous différentes conditions d’opération de la puce 3D. Il en ressortira un modèle numérique

validé et calibré par des mesures expérimentales.

effets thermiques dans les empilements 3d de …nnt : 2014 emse 0766 thÈse présentée par papa...

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