< hao lee ; pu zong > professeur : a. khouas département de génie électrique

ELE6306 : Test de systèmes électroniquesELE6306 : Test de systèmes électroniquesProjet de coursProjet de cours

Détection de faute de délai pour les circuits Détection de faute de délai pour les circuits

intégrés numériques par la technique intégrés numériques par la technique

d’Analyse de Signal Transitoire (TSA)d’Analyse de Signal Transitoire (TSA)

< Hao Lee ; Pu Zong >Professeur : A. Khouas

Département de génie électrique École Polytechnique de Montréal

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Plan de la prPlan de la présentationésentationI. Introduction

– Définition de TSA– Principaux avantages par rapport aux autre méthodes– Principe de fonctionnement

II. Méthode de TSA– L’analyse de délais par IDDT

– La transformé de Fourier en phase de IDDT– Courbe de signature (Signature Waveforme, SW) – Analyse de la régression linéaire

III. ExpérimentationIV. RésultatV. Conclusion

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IntroductionIntroduction

1. Définition L’analyse de signal transitoire (TSA) est une méthode de

test basée sur l’analyse des signaux transitoires de la tension VDDT ou du courant IDDT sur les lignes d’alimentation d’un circuit donné. Cette technique permet de détecter les défauts physiques.

Dans notre projet, elle est surtout utilisée pour détecter l’augmentation de délai causée par les défauts de court-circuit et circuit ouvert.

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IntroductionIntroduction

2. Deux principaux avantages de TSAi. L’observabilité de fautes est largement

augmentée. Les points de test choisis ne sont pas obligés d’être

affectées directement par les défauts. Il n’est pas nécessaire de propager les fautes jusqu’aux

points de test ni aux sorties primaires chez TSA.

5

IntroductionIntroduction

2. Deux principaux avantages de TSAii. Possibilité de distinguer les circuits défectueux et

ceux contenant des variations causée par des tolérances En comparant les variations des signaux obtenues aux

plusieurs points de test, on est capable de distinguer les circuits défectueux et ceux avec des variations causée par des tolérances.

6

IntroductionIntroduction

2. Principe de fonctionnement Variations de signal causées par des défectuosités

sont régionales Effets de tolérance sont plutôt uniformes pour

l’ensemble du circuit Évaluation de la variation de signal (VDDT ou

IDDT) dans l’ensemble du circuit permet d’identifier les défectuosités

7

MMéthode de TSAéthode de TSA

Fig. 1. Chaîne d’inverseurs et IDDT

Fig. 2. Signaux d’entrées des inverseurs Gm et Gn et

leurs signaux IDS correspondantes.

1. L’analyse de délais par IDDT

– La figure 1 montre une chaîne d’inverseurs avec leurs signaux IDDT et IDS correspondant.

– La figure 2 est obtenue par la simulation de SPICE qui montre les signaux d’entrées Gm et Gn avec leurs IDS correspondants.

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MMéthode de TSAéthode de TSA

Limite de l’analyse de délai seulement par les signaux de IDDT

– Distorsions causées par des composants comme résistance, inductance, et capacité (RLC) contenant dans une source de l’alimentation (cas réel), la propagation de signaux sur les multiples chemins et les bruits environnementales réduirent la précision de l’analyse de délai par les signaux de IDDT en pratique .

– Comment contourner ces obstacles? La transformé de Fourier en phase de IDDT

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MMéthode de TSAéthode de TSA

2. La transformé de Fourier en phase de IDDT

– En appliquant cette technique, on peut fixer le signal IDDT dans un certain intervalle de fréquence qui n’est pas affecté par les facteurs de distorsions.

– Équation utilisée: X(αt) —> 1/|α| * X(w/α)– La phase liée du signal IDDT peut être alors déterminée sans

difficulté avec cette formule. – Les phases des signaux sont ensuite utilisées pour déterminer

la région de fréquence et les courbes de signature.

10

MMéthode de TSAéthode de TSA La région de fréquence liée

au délai– Selon le travail de Jim Plusquellic, la

région quasi-linéaire est située entre 300MHz et 900MHz comme montré dans la figure 3. L’estimation de délai est donc effectuée dans cette région, puisque les distorsions sont largement exclues.

– Dans notre cas, notre région est plus large, parce que notre application de TSA est simulée par le logiciel Cadance avec CMOS 0,18 qui considère les conditions de circuits comme idéales.

Fig. 3. « Unwrapped phase» spectre de signal

IDDT

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MMéthode de TSAéthode de TSA3. Courbe de signature (SW)

– La courbe de signature est définie comme la substruction entre un signal de IDDT en phase au point de test du DUT et un autre signal obtenu au même point de test du circuit correct (référence).

– En évaluant l’aire de la courbe de signature, on peut déduire la régression linéaire.

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MMéthode de TSAéthode de TSA

Distinguer les tolérances et les défectuositésPVZ (Process Variation Zone) : une bande de confiance de 99.5% (3σ) Effectuer sur toutes combinaisons paires des points de test Critère de décision: un point en dehors de PVZ = composant défectueux

4.4. Analyse de régression linéaireAnalyse de régression linéaire

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ExpérimentationExpérimentation 3 chaînes de 4 inverseurs Résistances 2Ω reliant les

lignes d’alimentation Transistor CMOS de taille

minimale Test point: Iddy et Iddx

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ExpérimentationExpérimentationTable I

CONFIGURATIONS DES SIMULATIONS

Simulation 1 Circuit sans faute

Simulation 2 variation globale de +10% sur les paramètres W et L

Simulation 4 variation globale de +15%

Simulation 5 variation globale de +20%

Simulation 6 variation globale de +25%

Simulation 7 (cc1) Court-circuit sur la 2ième chaîne d’inverseur

Simulation 8 (cc2) Court-circuit sur la 1ère chaîne

Simulation 9 (cc3) Court-circuit sur les 2ère et 3ième chaînes

Simulation 10 (co1) Circuit ouvert sur la 2ième chaîne

Simulation 11 (co2) Circuit ouvert sur la 1ère chaîne

Simulation 12 (co3) Circuit ouvert sur les 2ère et 3ième chaînes

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ExpérimentationExpérimentationRésistance de court-circuit: 1KΩRésistance de circuit ouvert: 1MΩ

16

RésultatRésultat

17

RésultatsRésultatsphase SW (Iddx, 10%)

-30.00

-20.00

-10.00

0.00

10.00

20.00

30.00

40.00

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

phase SW(Iddy, 10%)

-20.00

-10.00

0.00

10.00

20.00

30.00

40.00

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréq (Hz)

Phas

e (D

eg)

phase SW (Iddx, 25%)

-20.00

-10.00

0.00

10.00

20.00

30.00

40.00

50.00

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréq (Hz)

Phas

e (D

eg)

phase SW (Iddy, 25%)

-20.00

-10.00

0.00

10.00

20.00

30.00

40.00

50.00

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréq (Hz)

Phas

e (D

eg)

Variation 10%

Variation 25%

Variation 15%

SW (Iddy) SW (Iddx)

18

RésultatsRésultatsWrapped SW (Iddx, Court Circuit 1)

-150

-100

-50

0

50

100

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Wrapped SW (Iddy, Court Circuit 1)

-200

-150

-100

-50

0

50

100

150

200

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Court Circuit 2 (phase, test point 1)

-80

-60

-40

-20

0

20

40

60

80

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Court Circuit 2 (phase, point de test 2)

-50

-40

-30

-20

-10

0

10

20

30

40

50

60

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Court Circuit 3 (phase, point de test 1)

-200

-150

-100

-50

0

50

100

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Court Circuit 3 (phase , point de test 2)

-200

-150

-100

-50

0

50

100

150

200

0.00E+00 2.00E+08 4.00E+08 6.00E+08 8.00E+08 1.00E+09 1.20E+09 1.40E+09 1.60E+09 1.80E+09 2.00E+09

Fréquence (Hz)

Phas

e (D

eg)

Court-circuit Config.1

Court-circuit Config.2

Court-circuit Config.3

SW (Iddy) SW (Iddx)

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RésultatsRésultatsTableau III

Les ratios de SWA (Iddy/Iddx)

Phase SWA(Iddy/Iddx)

Mag SWA(Iddy/Iddx)

Circuit défectueux

25% 0.91 0.99 Non

20% 0.96 0.99 Non

15% 0.85 1.01 Non

10% 0.95 0.99 Non

cc1 0.02 0.01 Oui

cc2 1.31 1.09 Non

cc3 1.00 0.99 Non

co1 0.05 0.01 Oui

co2 0.97 0.94 Non

co3 1.00 1.00 Non

Analyse de régression linéaire

0

2000

4000

6000

8000

10000

12000

14000

16000

0 500 1000 1500 2000 2500 3000 3500 4000 4500 5000

SWA (Iddx)

SWA (Idd

y)

tolérances

cc1

cc2

cc3

co1

co2

co3

Linear (tolérances)

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ConclusionConclusion TSA est capable de détecter de fautes de délai Potentielle intéressante comme instrument de test

– Robustesse reste à prouver– Nécessite un grand nombre de point de test, mais combien?– Nécessite plusieurs plots de VDD.

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QuestionsQuestions