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Large Synoptic Survey Telescope: the widest, fastest, deepest eye of the new digital age

CABAC : Clock And Bias ASIC for CCD

V.Tocut P.Vallerand

H.Lebbolo S.Russo Journes VLSI/IN2P3 au CPPM du 11 au 13 Juin 2014N1WIDE (large)LSST sera un tlscope grande ouverture et large champ, quip dune camra de 3200 Mpixel pour lobservation des objets astronomiques de faible luminosit.

FAST (rapide)LSST devra parcourir rapidement le ciel profond, suivre des objets qui bougent ou changent : de lexplosion de supernovae aux astroids orbitant prs de la Terre.

Temps de pose par image = 15s avec un Temps de lecture = 2s

DEEP (profond)LSST devra cartographier des milliards de galaxies, sonder lunivers la recherche de la matire noire et de lnergie noire. Un nouveau tlscope :N2Un nouveau tlscope: o?

Chili site de Cerro Pachon situ 2680 m d'altitude et reconnu pour ses nuits claires et son faible taux d'humidit

N3Un nouveau tlscope: comment?

tlescope de type Paul-Baker: optique trs compact3 miroirs focalisent la lumire: miroirs primaire et tertiaire concentriques3 lentilles de correction de champ sur la camra1 filtre optique1 camraCamera

Filtre stockLentillesEnceinte de la camra Filtre sur le trajet de la lumireMosaque de CCDN4Le systme de dtection au plan focal :

3X3 CCD RAFT 4 Corner Rafts de 3 CCD pour le contrle de position de la camra

La camra : mosaque de 189 CCD, segmente en 21 Science Rafts de 9 CCD

CCD de 16M pixels soit un total de 3.2G pixels ~ 64 cm de diamtreRAFT tower : 9 CCD associs leur lectronique

N5Charge Coupled Device : systme transfert de chargesMatrice CCD pour la camra de LLST Dimension total de la matrice : 41.9 mm x 42.0 mmNombre de pixels : 4096 (H) x 4004 (V) 16MTaille du Pixel : 10 m, 4 phases Nombre de sorties : 16 Gain typique : 5 V/lectronCapacit totale de 200000 lectronsFacteur de remplissage : 93%Frquence typique de lecture : 550kHzRegistre de sortie 3-phases Puissance dissipe par amplificateur : 17 mWPuissance dissipe totale de la matrice : 350 mW

2 fournisseurs de CCD possibles: e2v ITL

16 segments de 512 x 2002 pixels

Prix ~200k$N6Charge Coupled Device : systmes transfert de chargesMatrice CCD : une mer de pixels rangs en ligne/colonne Lastuce consiste avoir un seul signal de sortie pour toute la matrice : besoin de transfrer les charges stockes dun pixel son voisin

Au moyen de signaux dhorloge dphass qui polarisent les 4 puits de potentiel : le transfert de charge dun pixel lautre est assur

Cette opration est rpte pour chaque colonne du CCD soit 2002 fois pour le CCD choisiPixel CMOS 4 phasespixel : assure la conversion de photons en lectrons et de les stocker dans cette capacitN7Charge Coupled Device : systmes transfert de charges

Horloges srieCABACCABAC

Horloges //ASPICSignal analogique multiplex

Matrice CCD : transfrer des charges stockes dans une matrice CCD = vider des seaux placs sur un tapis roulantAnalogue Signal Processing Integated Circuit

Clocks And Biases Asic for CCDN8Camera Electronics : Raft Electronic BoardCCD

16 Mpixel3 CCD for 1 REB9 CCD per RAFTCABAC a pour fonction de fournir lalimention (OD) de ltage de sortie du CCD les polarisations : RD, OG, GD/SCHorloges images (parallel)Horloges registres (serial)To DAQ.(ATCA crate)3.12 Gbit/s available for the 0.5 Gb/s needed to read 3 CCD in 2s18bits ADC(1Ms/s - AD7982)

+ bufferFPGA(Xilinx Vertex 5 )REB : 3/RAFT Clocks, Biases, OD 2/CCD - 6/REB

CABAC

ASPIC2/CCD - 6/REB16/CCD - 48/REB1/REB 3/RAFT16 channels readout DREB FastADCASPIC a pour fonction damplifier les signaux analogiques provenant des 16 sorties de chaque CCD16 sorties /CCD x 189 = 3024 voies dlectroniqueN9CABAC: Clock And Bias Asic for CCD

I0

I1

I2

I3

I3Etage de sortie du CCD : une capacit de lecture et son systme de reset, 2 transistor NMOS monts en suiveurLe chip doit fournir les horloges (srie et parallle),les polarisations et les alimentations des amplificateurs de sortie des CCDN10CABAC: Clock And Bias Asic for CCDOD &Biasese2v CCD250ITL/STA1920AHPK S10892-03exposereadouteraseBack substrateBS-70BB-10VBB50300,2Front substrateFS0SUB0VGR000GuardGD30SC16----Output DrainVOD30OD27VOD-5-20-5Output GateVOG2OG-2VOG-5-5-5Reset DrainVRD18RD15VRD-5-12-5Test inject source----VISV-5-12-5Test injectgate----VIGV000ClocksHILOHILOHILOeraseParallel 904-11-536Serial100,54-4-636Reset Gate9010-2-65Summing Well--4-4-65Transfer Gate-----53Capacitances (estimated)Parallel per phase64nFunavailable25nF(2K x 1K device)Serial per phase320pFunavailable50pFRGunavailableunavailable10pFSW----10pFTG----100pFCCD de rfrence de CABAC0Caractristiques des CCDTensionFrequencyLoadClock frontPeak CurrentRequestedParallel Clock 0 - 9 V 1kHz 64 nF~2 s0.30 AN11CABAC: Clock And Bias Asic for CCDSignaux dlivrs par CABAC :

Alimentations de tensions continues (Output Drain & Biases): 2 OD : 8 bits pour des niveaux programmable de 13 36V, 16 mA sur une charge de : 100 + .1F

1 RD : 8 bits pour des niveaux programmable de 13 36V, sur une charge de 1k + .1F

1 GD : 8 bits pour des niveaux programmable de 13 36V, sur une charge de 1k + .1F

1 OG : 8 bits pour des niveaux programmable de 0.1 4.8V, sur une charge de 1k + .1F

Horloges : 4 parallles: 8 bit pour la programmation du courant jusqu 300mA sur V = 20V max

4 sries: 8 bit pour la programmation du courant jusqu 16mA maxProgrammation du chip par bus SPIN12CABAC0 : plan de routeJalons principaux :Avril 2012 : soumission CABAC 0 Septembre 2012 : tests du chip CABAC0

Procd de fabrication :AMS CMOS 0.35m 50V, H35B4D31er chip dans cette techno au sein de lIN2P3 ! Surface ~ 6*6 mm (1000 /mm)

Mis en boitier en QFN 100N13Dveloppement conjoint :Laboratoire de Lacclrateur Linaire - LPNHEJ.Jglot; D.Martin; S.Russo

Validation, caractrisationet tests longue dure de fonctionnement de CABAC0

Banc de test CABAC0

N14CABAC0 : rsultats de mesure

Parallel clocks 12 V(VDDu)2 V(VDDl)DAC @ 255LOAD: 22 nF to GND 22 nF to neighborhoodsN15CABAC0 : rsultats de mesure

Serial clocks 12 V(VDDu)2 V(VDDl)DAC @ 255LOAD: 100 pF to GND 100 pF to neighborhoodsN16surtout pour les parallles ! CABAC0 : rsultats de mesureHorloges : latence du signal de sortie

DAC @ 255DAC @ 127DAC @ 63N17CABAC0 : conclusion des rsultats de mesureLe chip est fonctionnelLes caractristiques principales sont satisfaisantes. CABAC0 peut donc tre utilise sur la Raft Electronique Board;

Certaines caractristiques ne sont pas conformes aux specifications :Horloges parallles et sries : 1/ fronts et trop lents et assymtriques2/ latence entre le signal de commande et le signal de sortie, en fonction du temps de monte Couplage : des horloges sur la rfrence de tension OD

N18 de CABAC0 CABAC1 : motivationsrendre possible le pilotage des CCD ITL qui ncessitent de gnrer des tensions negatives

rendre le chip plus robuste pour garantir une dure de vie ~ 10 ans : attention aux violations de Vgs dans cette techno qui diminuent la dure de vie LTacc du chip

implmenter une fonction de scurit qui assure une mise sous tension conforme aux contraintes du CCD

amliorer les performances de CABAC0 (temps de monte des horloges, couplage)

configuration : rendre possible le rglage de chaque front dhorloge

N19de CABAC0 CABAC1 : OD & Biases level for e2v & ITL CCD :

Clocks level for e2v & ITL CCD

CCD ITL ncessitent des tensions ngatives 2 solutions : Translater le Front Substrat du CCD une potentiel positifTranslater le substrat de CABAC un potentiel ngatif

NCCDFPGA-12V typicalGND(0V)spi / lvdsFSFront Substratod, bias, clockMuxtranslateBuffer+ADCLevelshiftBgndCABAC1Les cellules analogiques standard (DAC) doivent tre connectes au substrat du chip

Besoin de translation entre la logique de commande et les cellules analogiques CABAC1 : des signaux ngatifs gnrerpolarisation ngative du substratN CABAC1 : schma fonctionnel

N22Serial clocks8 PMOS de w=3000m / l=3m

8 NMOS de w=1000m / l=2.5mI~70mAI~ 80mANSerial clocks : simulations

IDACload : 160pF to GND100%rise 33nsfall 28ns75%rise 43nsfall 37ns50%rise 61nsfall 55ns25%rise 113nsfall 112nsNSerial clocks : simulations

Amplitude : 20VLoad 160pF

Latence allow to have same rise and fall time ;Readout/Exposure clock mask : allow the possibility of clocking during exposure ;Increase serial clock output current capability : 16 70mA (decrease min rising & falling time) ;Increase parallel clock output current capability : 300 400mA ;Decrease the delay versus out current relationMax amplitude : 20V (Vdd_Upper Vdd_Lower)Absolute max upper value : 25V (Vdd_Upper)NCABAC level translationIsolated standard logic cells existStandard analog cells (DAC) has to be connected to bulk.=> level translation between logic and analog cells has to be implemented at REB level or inside CABACPassive multiplexer cannot be implemented on translated CabacMultiplexer output has to be translated prior to the fas ADCNCharge Coupled Device : systmes transfert de chargesRappel du principe dun pixel de CCD : bas sur leffet photovoltaque dune capacit MOS (Metal Oxyde SemiConductor ) qui permet de convertir les photons en lectrons et de les stocker dans cette capacit

Capacit MOS utilise comme pixelCapacit MOS expose la lumireQQ : charge stockeLexposition la lumire du pixel CMOS entraine une accumulation de charge Q proportionnelle au nombre de photons reusN37 de CABAC0 CABAC1 : volutionsAugmenter le courant de sortie des horloges series de 16mA 60mA et des horloges parallles de 300mA 400mARduire le crosstalk en optimisant le layout et en ajoutant des anneaux de gardeImplmenter une fonction de scurit pour assurer une procdure de mise sous tensions des rfrencesFournir des tensions negatives au CCD ITL ce qui implique de polariser en ngatif le substrat de CABAC1Motivation : amliorer les performances de CABAC0, rendre CABAC1 compatible avec les 2 types de CCD E2v et ITL (choix pas encore fait !!) Modifications majeures de larchitecture de CABAC1N38Les chances du projet

: fin 2014, lectronique prototype finie!N39Lorganisation projetDepuis son entre dans le consortium en 2007, la collaboration LSST France compte aujourd'hui 8 laboratoires du CNRS (Centre National de la Recherche Scientifique), provenant de l'un de ses 10 dpartements de Recherche, l'IN2P3 (Institut National de Physique Nuclaire et de Physique des Particules). Ces laboratoires dont l'expertise est essentiellement ddie la physique des particules sont, par ordre alphabtique :APC, pour la calibration atmosphrique et le contrle commande de la camra (CCS, pour Camera Control System)CC IN2P3, calcul et gestion des donnes LSST.CPPM, pour le changeur de filtre.LAL, pour l'lectronique front-end des CCD.LMA, pour mener la phase d'tude de faisabilit des filtres LSST.LPC, pour le banc de test du systme d'change de filtres.LPNHE, pour le carrousel de filtres, le banc de caractrisation (mcanique et fonctionnelle) d'une fraction importante (25-50%) des ~300 senseurs CCD pour slectionner ceux qui couvriront le plan focal de la camra du LSST (en collaboration avec le BNL). LPSC, pour le banc de caractrisation de la camra (CCOB, pour Camera Caracterization Optical bench) et le chargeur de filtres.

N40Un nouveau tlscope: comment?

Miroir primaire:

8m de diamtre

tlescope de type Paul-Baker: optique trs compact3 miroirs focalisent la lumire: miroirs primaire et tertiaire concentriques3 lentilles de correction de champ sur la camera

N41

Avril 2012: soumission CABAC 2 prototypes prvusJuillet 2012: soumission ASPIC III dernier prototypeAvant Juillet 2012: lecture dun CCD LSST avec ASPIC II

Calendrier LSSTPlanning Camera: Electronique finie!N42Charge Coupled Device : systmes transfert de chargesPrincipe (suite) : transfrer les charges stockes dun pixel lautre

N43Feuil1-12E2VITLTranslated ITLminTypmaxminTypmaxminTypmaxOD0.23030.5202630323842RD0.21820121520242732OG0.225-51571317GD30SC102030223242FS001

Feuil1-12E2VITLTranslated ITL-12minTypmaxminTypmaxminTypmaxParallel Clocks00911-12-936031518Serial Clocks0.50.51010-8-558471720RG00912-5-28127102024