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ELE3311 – Systèmes logiques programmables

Examen final, hiver 2018

sur 16

QUESTION 1 {3 points}

La figure ci-dessous montre le diagramme d'états d'une machine séquentielle algorithmique

(MSA). On vous demande de réviser le design afin d’améliorer ses performances.

Bon examen !

Stéphane Boyer

Mohamad Sawan



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QUESTION 1 {suite}

a) Décrivez le critère pour appliquer chacun des principes d’optimisation des machines à

états et indiquez les états qui doivent avoir une assignation adjacente pour chacun des

principes. {1,5 point}

Principes

d’optimisation

de MSA

Critère États adjacents

Principe 1

Principe 2

Principe 3

b) En supposant l’assignation suivante et l’entrée asynchrone Y, peut-il y avoir des états

erronés ? Si oui, lesquels et que doit-on faire pour les éviter ? {0,5 point}

État Q3Q2

Q1Q0 00 01 11 10

00 a f c g

01 b d h -

11 - e - -

10 - - - -



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QUESTION 1 {suite}

c) Indiquez la ou les partie(s) d’une MSA sur laquelle ou lesquelles les principes

d’optimisations ont un impact. Note : une mauvaise réponse annule une bonne réponse.

{0,5 point}

IFL OFL Registres Aucune

Principe 1

Principe 2

Principe 3

Élimination des états redondants

Assignation bit par état

d) Identifiez, s’il y a lieu, le ou les états redondants. Simplifiez et redessinez le diagramme

d'états réduit de cette MSA. {0,5 point}



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Calculez la fréquence maximale d'opération du circuit séquentiel ci-dessous en vous servant

des paramètres donnés au Tableau 1. Le circuit présente la séquence suivante à partir de sa

mise sous tension: 000, 001, 011, 101, 001, 011, 101, etc. Montrez clairement votre démarche

en utilisant les étapes enseignées (identification du chemin critique, sensibilisation, etc.)

Tableau 1. Paramètres électriques des composants.

NON – ET NON – OU XOR Bascule D

(L) (H)

tpLH 3 ns 5 ns 8 ns 9 ns 12 ns

tpHL 4 ns 6 ns 10 ns 7 ns 11 ns

tSU --- --- --- --- 5 ns

tH --- --- --- --- 2 ns

Vous pouvez utiliser la prochaine page pour votre démarche.



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QUESTION 2 {suite}



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Les questions suivantes portent sur les considérations pratiques des systèmes logiques.

a) Nommez et décrivez le type de dysfonctionnement possible du circuit ci-dessous, si les 2

domaines d’horloge sont asynchrones. Expliquez de quelle façon ce type de problème peut

affecter les sorties des registres FFB1 et FFB2. {1 point}

Domaine d’horloge destination

Domaine d’horloge

source

sclk

FFA

dclk

sig

FFB

2

dclk

FFB

1

dclk

b) Expliquez comment réduire la probabilité de dysfonctionnemnt en proposant une

modification au circuit ci-dessus. Décrivez les impacts sur la fonctionalité. {0,5 point}



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QUESTION 3 {suite}

c) Expliquez précisément comment la synchronisation d’une entrée asynchrone d’une MSA

permet de réduire les probabilités de dysfonctionnement lié aux états erronés. {0,5 point}

d) Décrivez une méthode pour augmenter la fréquence d’opération d’un circuit numérique.

Exprimez la fréquence maximale d’opération résultante (théorique) à l’aide des délais de

propagation du chemin critique original (tP, tCOMB et tSU). {0,5 point}

e) Pourquoi est-il recommandé de n’utiliser qu’un seul front d’horloge (ex : front montant) et

qu’une seule horloge (lorsque possible) pour l’ensemble d’un système logique. {0,5 point}



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QUESTION 3 {suite}

f) Identifiez deux problèmes qui peuvent survenir si la fréquence de l’horloge d’un système

logique dépasse la fréquence maximale d’opération en prenant soin de spécifiez le(s)

paramètre(s) temporel(s) impliqué(s) pour chaque problème {0,5 point}.

g) Nommez le chemin critique d’un compteur binaire 8 bits et identifiez les séquences d’états

qui sensibilisent ce chemin critique. {0,5 point}



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Les questions suivantes portent sur les mémoires et les circuits programmables.

a) Indiquez par un X les associations entre les types de mémoires et les caractéristiques

suivantes. {1,25 point} Note : une mauvaise réponse en annule une bonne

ROM PROM EPROM FLASH SRAM DRAM FRAM

Volatile

Écriture et lecture multiple par

l’usager en opération normale

Effaçable avec UV

Nécessite une haute tension pour l’écriture

Doit être rafraichie

périodiquement

Utilise un matériau

ferroélectrique

Possède 6 transistors par bit

Programmée à l’usine seulement

b) Pourquoi faut-il pré-charger les lignes de données des mémoires de type DRAM ?

{0,5 point}

c) Quelle technologie de mémoire est utilisée pour la mémoire de configuration du FPGA

que vous avez utilisé au laboratoire (Xilinx Artix-7 : XC7A200T) ? {0,25 point}



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QUESTION 5 {1 point}

Décrivez la fonction des ressources matérielles du composant programmable utilisé pendant

les projets de laboratoire (Xilinx Artix-7)

LUT6

FF

BRAM

MMCM



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On vous demande de réaliser une mémoire RAM de 64k mots de 8 bits à partir d’une ou

plusieurs mémoires RAM de 32k mots de 8 bits et d’un nombre minimal de composants MSI

de votre choix. La mémoire RAM de 32k x 8 bits possède les entrées suivantes :

▪ Adresse (A) : 15 bits

▪ Données (D) : 8 bits

▪ Sélection de la puce (CS)

▪ Sorties actives/écriture (RW)

a) Présentez le schéma-bloc simplifié de cette mémoire. {1 point}



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QUESTION 6 {suite}

b) Montrez le fonctionnement de cette mémoire à l’aide d’un diagramme temporel. Ce

diagramme doit montrer une lecture et une écriture de données. {0,75 point}

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

…………………………………………………………………………………………

c) Quel type de mémoire RAM (SRAM, DRAM, FRAM) est le plus approprié pour réaliser

une telle mémoire ? Expliquez votre réponse. {0,25 point}



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a) Dessinez le schéma-bloc du module décrit en VHDL ci-dessous. N’oubliez pas d’inclure

chacun des groupes de bascules D ainsi que les noms des signaux. {1 point}

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_unsigned.all;

entity analyse is

port(

clk : in std_logic;

e1 : in std_logic_vector(3 downto 0);



s1 : out std_logic_vector(3 downto 0)

);

end entity analyse;

architecture rtl of analyse is

signal comp_out : std_logic;

signal e1_p1, e2_p1, e3_p1, int1 :

std_logic_vector(3 downto 0);

begin

X1: process(clk)

begin

if (rising_edge(clk)) then

e1_p1 <= e1;

e2_p1 <= e2;

e3_p1 <= e3;

if (comp_out='0') then

s1 <= e1_p1;

else

s1 <= e2_p1;

end if;

end if;

end process X1;

int1 <= e1_p1 + e2_p1;

comp_out <= '1' when (int1 > e3_p1)

else '0';

end architecture rtl;



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QUESTION 7 {suite}

b) Estimez le nombre de ressources nécessaires à la réalisation du circuit décrit en (a).

{0,5 point}

Ressources Quantité

Bascules D

LUT6

Ports d'entrée/sortie

c) Un signal de reset n'a pas été inclus dans la description donnée en (a). Devrait-il être

ajouté ? Expliquez votre réponse. {0,25 point}

d) Expliquez en quelques mots ce que sont la simulation et l’implémentation d’une

description VHDL. {0,25 point}



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On vous demande de concevoir une interface d’acquisition et de stockage de signaux

bioélectriques destinée à l’évaluation des performances d’athlètes de haut niveau. L’interface

doit comporter 4 canaux d’acquisition analogiques. On désire obtenir une résolution d’au

moins 2 mV avec une tension de référence de 2 volts. La bande passante des signaux à

convertir est inférieure à 5 kHz. Vous avez à votre disposition un multiplexeur analogique, un

échantillonneur bloqueur, une SRAM de capacité suffisante, une machine séquentielle en guise

de contrôleur, un compteur, ainsi que des convertisseurs analogiques à numérique (CAN) à

approximations successives, ayant chacun une précision de 12 bits et un temps de conversion

de 16 µs.

a) Quelle est la précision requise pour cette application ? {0,5 point}

b) Quelle est la fréquence d’échantillonnage requise au total ? Le CAN fourni est-il assez

rapide ? Justifiez votre réponse {0,5 point}

c) Quelle est la fréquence minimale requise pour l’horloge du système ? {0,5 point}



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QUESTION 8 {suite}

d) Dessinez le schéma-bloc du système en considérant toutes les spécifications données.

Décrivez en quelques mots la stratégie adoptée. {1 point}

e) Le CAN disponible possède une non-linéarité différentielle (DNL) de -1.5 LSB entre les

codes "000000001000" et "000000001001". Ce CAN est-il monotone ? Expliquez votre

réponse en traçant la caractéristique d’entrée/sortie du CAN pour ce pas. {0,5 point}

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