quels matériaux pour une microélectronique...

quels matériaux pour une microélectronique silicium ?

Daniel Bensahel,

Advanced Front-End Materials Manager, FTM/Crolles

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quels matériaux pour la microélectronique silicium ?

Front-End Technology and Manufacturing (FTM) D. Bensahel

plan

la microélectronique CMOS et sa feuille de route

les défis technologiques qui se posent et les réponses apportées

les facteurs limitants économiques et les réponses actuelles

la diffusion des savoir-faire

les nouveaux champs de recherche dans les matériaux

cette présentation se focalisera sur le Front-End, dite partie des dispositifs qui gouverne les performances intrinsèques.

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l'autoroute CMOS et l'introduction des technologies ("ITRS roadmap")

Moore 1965

© Intel

grille métalliquetravail de sortie

une partie de Moore 2006…

2005 2008

épaisseur d'oxyde

jonctions fines

espaceurs

© SIA

3



la réduction de taille des CMOS

CMOS090

CMOS065

CMOS045CMOS032

CMOS120

4



zoom d'un puce CMOS

contact

M1M1 M1

contact

M1M1 M1

Silicon channel

NiSiNiSi

Source Drain

Gate

5x5 cm²

20x20 mm²

2x2 µm² 0.5x0.5 µm²

100x100 nm²

5



SiSi

morphologie d'un MOSFET silicium

STI STI

W

Contact drainContact source

Contact grille

Zone Active de Si

DrainSource

grille (grille ( SiSi--polypoly ))

sourcesource draindrain

métal

oxyde

semi conduct.

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quels matériaux ont été utilisés depuis >40 ans

depuis le début du CMOS, et après un (très court) intermède Ge:

� le substrat est du silicium massif (de 1" à ≥300 mm)

� le diélectrique est l'oxyde de silicium SiO2

� le conducteur de grille est le silicium-polycristallin dopé

les matériaux complémentaires:

� les diélectriques de masquage, espaceurs, passivation…:

� le nitrure de silicium (Si3N4)

� les oxydes déposés

� les métaux (siliciures, nitrures…)

� Al, Co, Ti, W, (le Cu en Back-End)

des techniques de ruptures:

� isolation latérale par tranchées

� Polissage Mécano-Chimique

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des technologies très conservatrices mais pragmatiques

introduction du SiGe dans les BiCMOS rapides

le nouveau substrat "couches minces": SOI

le recours à une suite d'étapes technologiques très complexes mais maîtrisables = le savoir-faire

� uniformité

� reproductibilité

� fiabilité

� variabilité

� sous le contrôle du coût qui reste le véritable juge

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d'où viennent les ruptures technologiques ?

des activités inventives (brevets): oui, mais cela ne suffit pas…

à cause des surcoûts de développement, il faut, pour promouvoir un matériau/technique un consensus général des fabricants de CI (sauf l'exception Intel, quoique…)

ce qui a donné l'ITRS dont les fonctions sont:� définir des nœuds technologiques pour les designers et

les équipementiers, l'introduction de nouveaux produits...

� alerter sur les points durs (les "red blocks")

� orienter des recherches amonts sur les matériaux et techniques

et la création d'une spirale vertueuse avec les universités, labos et soutiens nationaux et européens.

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la segmentation des applications

0.001

0.01

0.1

1

10

100

0 500 1000 1500

Ion (µA/µm)

Ioff

(nA

/µm

)

High Performance

Digital Consumer

Wireless

operationoperation speedspeed

power dissipation

power dissipation

computers

mobilephones

Hifi – TV

Vth faible

Vth fort

10



comment continuer sur la "feuille de route" ?

canal Si

NiSiNiSi

Source Drain

Grille

30÷÷÷÷40

1≈≈≈≈el

ox

L

T

30÷÷÷÷40

1≈≈≈≈el

ox

L

Tdiélectrique jonctions

subthreshold control versus overdriveaugmentation

du dopage

3

1≈≈≈≈el

dep

L

T

3

1≈≈≈≈el

dep

L

T

-- courant de fuite faiblecourant de fuite faible-- pas de "pas de "SiSi--polypoly depletiondepletion""

-- architecture sans DIBLarchitecture sans DIBL

-- faible Rfaible RS&DS&D pour pour XjXjfaible faible --meilleure résistance meilleure résistance de contact de contact

-- meilleur Imeilleur Ionon-- meilleure pente meilleure pente sous le seuil sous le seuil

5

1≈≈≈≈dd

th

V

V

5

1≈≈≈≈dd

th

V

V

3

1≈≈≈≈el

jL

X

3

1≈≈≈≈el

jL

X

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exemple: contraintes uniaxiales par une couche ("liner") contrainte

1.E-08

1.E-07

1.E-06

250 450 650 850Ion (µA/µm)

Ioff

(A/µ

m)

Strained

Unstrained

Vdd=0.9V

+15.6%

simulation 2D mécanique

impact sur les performances des nMOSFETs

tension

MOSFET contraint (Lg=30nm) par

CESL

CESL tensile

CESL: Contact Etch Stop Layer

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utilisation de matériaux contraints

avantage: n’utiliser que des techniques/matériaux bien maîtrisés dans les unités de fabrication

essentiellement utilisés pour les mobilités p et n

travaux en cours sur:� des couches de nitrure à basse température pour contrôler

le degré de contrainte� recherches sur les précurseurs gazeux basse température

�Utilisations de nouvelles techniques CVD: PE, ALD®, AVD®…

� recherche menée chez les équipementiers validée directement dans les circuits

� calculs de simulation, TCAD pour anticiper les effets et importance des effets avec la réduction de taille des dispositifs� réseaux [Univ., labos…] comme STRESSNET

� extension des résultats à d’autres couches: STI, "high k"…

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technologies utilisant les contraintes

àà partirpartir dudu substratsubstrat

BULK SSOI

SixGe1-x

massif sSOI

contrainte tensile bi-axiale

nMOS+pMOS

Si

SiGe box

SiGe SD

compressive

pMOS

SiGe SEG

contraintescontraintes induitesinduites par le par le procédéprocédé

liners

CESL SMT

nMOS

tensile

nMOS

tensile

pMOS

compressive

orientation crystalline

in-plane out of plane

modif. orientation du canal Si

pMOS

augment. "naturelle" µ

rotation substrat

orientationcrystal

STI

SACVD

tensilebi-axiale

nMOS+pMOS

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exemple: grille du CMOS en "high k" / métaux

même capacité, mais fuite plus faible

après >7 ans de R&D: Hf et ses alliages se détachent: HfSiO:N, HfO2, HfZrOx…

techniques: ALD, MOCVD…

équipement: mono-plaque

empilement complexe de: SiO2/HfXXX:� SiO2 pour garantir la qualité

de l'interface oxyde-substrat

� le HfXXX pour la valeur de "k"

� typiquement:� ≤ 0.8 nm de SiO2

� ≤ 2.5 nm de HfXXX

� fournissent un eot ≤ 1 nm (eot = equivalent oxide thickness)

substrat

grille

SiO2

Tox

high-k

substrat

grille

THK

Cox=εεεεOX

Tox

CHK=εεεεHK

THK

=

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choix des métaux

les composés de Hf réagissent avec le Si-poly: le "Fermi level pining"

il faut 1 ou 2 métaux ayant le bon travail de sortie (φm)

complexité d'intégration n et p accrue suivant les choix

grille pMOSp+ en Si-poly

grille midgap

Ec

Ev

grille nMOSn+ en Si-poly grille métallique "type n+"

1.12 V

grille métallique "type p+

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cohérence de la grille suivant les métaux

sur substrat massif, il faut: 2 métaux (n et p) dits "bords de bandes" car φm doivent être élevés (± 0.4 eV du midgap)

sur films minces (type SOI), il ne faut que: φm ± 200 mV

grille Si-poly

55nm

TiNsilicon

BOX

HfO2

Raised

SD ext.

NiSi

55nm

TiNsilicon

BOX

HfO2

Raised

SD ext.

NiSi

grille métal

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la gravure des empilements / intégration

le nombre de couches à graver augmentenécessité du contrôle des épaisseurs, des pentes, du contrôle dimensionnel, contamination croiséede nouvelles générations de machines pour plaques 300 mm

SiO2/HfO2/TaC/Si-poly/NiSi

Al2O3 roof

Ions

100 eV :

etching

200 mm

wafer

RF coil

ESC Chuck

Sample

Air gap

Ions

≈15 eV : deposition

C

Al2O3

NTaO

Br

Al2O3

Al-FF

Al2O3

avant aprèsgravure aprèsnettoyageplasma

© CNRS/LTM

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simulation ab-initio (© IEMN)

LaAlO3

Interface

Si(001)

élaboration par MBE (© LEOM)

la R&D microélectronique actuelle passe par les calculs "ab-initio"

intercalation d'une couche intermédiaire

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la R&D actuelle en diélectrique / métaux

chimie-physique d'un système multi-couches [2 diélectriques, 2 métaux]� électro-négativité = lacunes d'oxygène

� rajout d'éléments sur le "high k": La (n), Al (p) [IBM]

� implantations dans le métal

les points "durs":� la stabilité des métaux avec le recuit

thermique (1000°C, sec) [Intel ?]

� la "processabilité" des métaux: gravure, passivation…

pMOSnMOS

HfOX

métal uniqueencap(La…)

pMOSnMOS

HfOX

métal unique

masque

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l'utilisation des couches minces en microélectronique

approche globale: PDSOI puis FDSOI, sSOI, XsSOI, GeOI� contrôle du report de couches / collage (© SOITEC et al.)

� fabrication off-line

� obtention de contrainte bi-axiale globale

� plate-forme pour les architectures nouvelles

approche locale: SON, GAA, condensation de Ge� basée sur les sélectivité de gravure Si/SiGe

� intégration dans le procédé et co-intégration Si-massif / SOI possible

� co-intégration IV-IV, III-V, XYZ possible

les multi-films� architectures multigrille, Gate All Around…

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approche globale: plaques FDSOI, sSOI…

integration sur plaques FDSOI de la grille [HfSiO:N ou HfO2 / TiN]

performance du pMOS dans les spécifications 45 nm

études à poursuivre sur le nMOS pour atteindre les specs

augmenter les contraintes sur sSOI avec des [Ge] élevées

nouvelles générations de substrats

UNIBOND™ roadmapPD-SOI T1: >100 nm

T2: 50-100 nmFD-SOI UT1: 20-70 nm

UT2: 20-50 nmXUT: <20 nm

sSOI, XsSOI

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Si

SiSiGe

films minces localisés: SON (Silicon On Nothing)

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condensation latérale obervée21 22 23 24 25 26

0.95

0.90

0.85

0.80

0.75

0.70

0.65

0 10 20 30 40

Ge 73%

Ge 80%

Ge 75%

GeOI sélectif obtenu par condensation

0 10 20 30 40

Ge 100% sur des petits motifs22 23 24 25 26

0.95

0.90

0.85

0.80

0.75

Ge 100%

0

50

100

150

200

0,0 0,2 0,4 0,6 0,8 1,0

Eeff (MV/cm)

µ eff

(cm

²/V/s

)

Ge condensation (TiN/HfO2)

universal Si/SiO2 mobility

FDSOI (TiN/HfO2) LETI IEDM 2006

+100%

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co-intégration latérale de IV-IV et III-V

<110>

<100>

• STREP Duallogic

• Double Substrate Bonding

SOITEC©

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contacts latéraux sur films minces

réalisation de contacts et d'épitaxies latérales

minimiser la résistance de contact n et p

côté p: siliciure de Pt

côté n: siliciures de Er, Yb

Si non siliciuré

siliciure

contact métallique

isolants

Si

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5 nm

GAAcanal 3 et 4

GAAcanal 1 et 2

nitrureoxyde

substrat: canal FDSOI

la combinaison des dépôts, épitaxies, contacts verticaux et latéraux sur couches

minces

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la (nano) caractérisation

méthodes optiques: HEVASE, ATR…

rayons X: XRD, XRR, TEM…

analyse de surfaces: XPS, AFM…

…

as deposited - 3,5 nm

5507509501150

w avenumber [cm-1]

inte

nsity

(u.

a.)

bilayer 15ÅHfO2- 10Å ZrO2single layer :Zr 50%

HfZrOx

orbitale W4f

SiO2WxN

W

XPS

0 0.5 1 1.5 2 2.5 3 3.5Theta (°)

Inte

nsi

ty (

a.u

.)

XRR: WSix

grille du dessus L= 35 nm

source drain

grille du dessous1 µm

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la "variabilité" ou: d'où viendrait la limite ?

du côté du process: uniformité, reproductibilité, complexité d'intégration…

du côté de la statistique: nombre de dopants…

beaucoup de travaux à mener:� simulation

� design

� compromis entre la réduction en taille et le rendement

� changer d'un modèle ITRS "basé-dispositif" contre "basé-système" ?

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quand la macro(économie) rencontre la (nano)technologie

le développement d'une techno + plate-forme ~ 400M$

seuls les (très, très) gros peuvent continuer la course tout seul

les autres vont faire de la coopétition..

S e tT o p B o x

G S M

1 m il l io n

1 9 5 0 1 9 6 0 1 9 7 0 1 9 8 0 1 9 9 0 2 0 0 0

2 % 1 2 % 3 0 % 3 5 -4 0 %

T e c h n o lo g y

P C

D V D

V C R1 0 m il l io n s

% o f s e m ic o n d u c to r in p ro d u c t io n p r ic e

1 0 0 m i l l io n s

x D S L

D ig i ta l T V

1 b i l l io n

A N A L O G D IG IT A L

P A S S IV EU S E R IN T E R A C T IV EA C T IV E

B & W T V

C o lo r T V

2 0 1 0

30



la vie des éco-systèmes dans la jungle

il faudra être compatible avec les "core process" des fonderies (TSMC, UMC, Chartered, Chine)

peu de différentiation à attendre sur les "coreprocess" en régime de collaboration

ST s'est associé à l'éco-système IBM pour le CMOS ≤ 32 nm (IBM, Samsung, Infineon, Freescale)

l'innovation se fera surtout sur les "options" à valeurs ajoutées et concurrentielles:� les couches minces

� RF

� eNMV

� …

comment capitaliser par diffusion des techniques connues ?

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la diffusion des techniques connuesmatériaux pour couches minces:� poursuite des études sur les substrats par approches globales

et localisées: FDSOI, sSOI, GeOi, co-intégration longitudinale et… verticale

� poursuite des études de l'empilement de grille (oxyde, "high k",métal) et son intégration sur couches minces

� développer des technologies de contact fin latéral� développer des techniques de procédés basse température

0

0.5

1

1.5

2

2.5

3

3.5

-1.2 -0.8 -0.4 0 0.4 0.8 1.2Vd (V)

Id (

mA

/µm

)

L g~35nm Vg=1.2V

1.0V

0.8V927µA/µm

2890µA/µm

0.6V

transistor "Gate All Around"

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la diffusion des techniques connuesRF:� BiCMOS à 500 GHz: Si-Ge-C, intégration � structures MIM à très grandes valeurs de "k" et électrodes pour

les capas analog, de découplage…

BiCMOS "BiCMOS "lowlow costcost" " FtFt = 250GHz, = 250GHz, FmaxFmax = 280GHz= 280GHz

-1 104

0

1 104

2 104

3 104

4 104

5 104

-3 -2 -1 0 1 2 3

0.01 mm² 100kHz

SiO2

90%SiO2

20%SiO2

5%SiO2

0%SiO2/100%ZrO

2

∆C/C

in p

pm

Vg

MIM: C = 10 nF/mm2, E=8MV/cm @ 5V opération

-1000

0

1000

2000

3000

4000

0 10 20 30 40 50 60 70 80 90 100

αα αα

%Zr

αααα=0 for ~7% ZrO2

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la diffusion des techniques connuesmémoires:� développer les matériaux pour mémoires embarquées:

matériaux à nano-cristaux puis à changement de phase

co-intégration de matériaux pour nouvelles fonctionnalités sur la puce pour applications MEMS et NMES à partir de la techno Si

0.145µm² cellsize e-DRAM mémoire à nano-cristaux

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dans quel cadre ?

= fabrication de flux de connaissances

programmes industriels de collaboration type IBM-ST-LETI (-X?) et équipementiers

un ensemble d'appels à projets ciblés: des industriels à la Recherche de base

� européens: MEDEA et IST

� collaboration dans les programmes nationaux et régionaux: ANR, Carnot, FUI (Fond Unique Interministériel)…

un double objectif:

� rester dans la course ITRS (technologies CMOS et options…)

� dans les ERM (Emerging Research Materials): garder une approche Top-Down

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la jonction entre R&d et r&D: top-down

"The scope of Emerging Research Materials (ERM) is to identify materials properties, synthesis techniques, metrology, safety and modeling required to support future Emerging Research Devices (ERD), Lithography (LIT), Front End Process (FEP), Interconnects(INT) and Assembly and Package (A&P) needs"

dispositifs utilisants:

� changement de phase

� état de charge 1D

� état moléculaire

� état de spin

gamme de matériaux

� OMC et hétéro-interfaces

� matériaux à faible dimensionnalité

(graphène, nanofils…)

� macromolécules

� matériaux magnétiques (ferromagnétiques…) et OMC

[OMC: Oxides Métalliques Complexes, perovskites…]

Octobre 2007

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néanmoins…

ne pas éluder la tension entre les types de R&D matériaux: 2 pôles antinomiques en termes d'objectifs/moyens

les réponses aux questions suivantes guident le cadre/moyens et programmes vers où s'orienter:� je réponds à quel problème que se pose l'industriel à une échelle

<2-3 ans ?� au dessus: RF, imageurs…� au milieu: e-NMV…� en bas: substrats, matériaux

� quelle est l'échelle de temps réaliste (≥2020) pour mes propositions avancées ?� consommation ultra-faible� commutation ultra-rapide à faible énergie� procédés basse température� pas de litho…

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conclusion

la microélectronique silicium (Front-End) va encore continuer à haut régime et se segmenter

les éco-systèmes développeront des plate-formes de "coreprocess" avec équipementiers (et fondeurs)

il y a encore beaucoup de matériaux à développer (avec les équipementiers) mais il faut tenir compte de leur intégration dans les technos du moment (= coût): approche Top-Down

la limite peut venir de la "variabilité" et obliger à des évolutions: exemple des couches minces globales et/ou locales

montée en puissance de la caractérisation et de la simulation

le savoir-faire acquis est toujours utilisé car il bénéficie aux options intégrées et à une vision type "System on Package" (intégration 3D)

positionnement à trouver de la R&D pour combler la tension / l'espace entre 2 pôles: collaborations ciblés à divers niveaux

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les nombreuses photos (non référencées) m'ont été fournies par:

� Frédéric Bœuf et Mike Thompson de ST-Crolles,

� le CEA/LETI/D2NT (Grenoble)

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Merci pour votre attention

quels matériaux pour une microélectronique...

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