prototypage virtuel à partir de sysml
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Prsentation donne RTS 2010 http://www.salons-solutions-electroniques.com/TRANSCRIPT

Prototypage virtuel à partir de SysML
Loïc Fejoz, RtaW <[email protected]>
David Guihal, ALYOTECH Innovation
RTS'10
01/04/2010, Paris
http://www.realtimeatwork.com

20/04/10 2
Cycle de vie du
développement
S
S
S
P
P Produit
S Spécification
T Testcase
PT
PT
PTconformité
conformité
conformité
Besoin d'informations contextuelles implicites.
Tests de conformité lors de la V&V.

20/04/10 3
T
Ingénierie dirigée par les
modèles
M
M
M
P
P Produit
M Modèle
T Testcase
PT
P
PT Conformité
Conformité
Conformité
Simulation
numérique
Première vérification des tests lors
de la descente par simulation.
Le contexte doit être le plus explicite possible.

20/04/10 4
Pourquoi SysML?
I-deas TMG Thermal
Modelica
Catia SimElectronics
?
? ?
?
Exigences
?
?
?
Problème de
maintenance de la
cohérence des modèles.

20/04/10 5
Ingénierie dirigée par LE
modèle
I-deas TMG Thermal
Modelica
Catia
Exigences
Modèle
SysML
SimElectronics
SysML, la lingua franca
de l'ingénieur système.
Le modèle comme référence formelle
des exigences.

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Bénéfices
● Meilleure maturité de la conception grâce aux simulations numériques
● Exploration de solutions alternatives facilitée● Time-to-market réduit● Maintenance long terme facilitée
(Indépendance vis à vis des outils et des technologies)
● Formalisme partagée entre les métiers● Spécifications non ambiguës

20/04/10 7
Qu'est SysML?
● UML simplifié● avec le vocabulaire de l'ingénieur
système● Et adapté :
● Composition de blocs internes, Flow-port● Contraintes paramétriques● Exigences
● Normalisé par l'OMG (Object Management Group)

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Block Diagram Definition

20/04/10 9
Internal Block Diagram

20/04/10 10
Parametric Diagram

20/04/10 11
Package Diagram
SysML n'est pas une
méthode !
Cette organisation
provient du retour
d'expérience de
TopCased.
Conforme EIA-632.

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9 diagrammes● Définition de bloc (≈ UML Class Diagram)● Définition de bloc interne (nouveau)● Paramétrique (nouveau)● Package (=UML)● Activité (≈UML)● État (=UML)● Séquence (=UML)● Cas d'utilisation (=UML)● Exigence (nouveau)

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Extension de SysML :
Profils● MARTE
● Real-Time / Embedded● Allocation● Measurement (précisions sur les valeurs)
● UML Testing Profile (description des tests)● SysML4Modelica
● SysML4VhdlAms ?

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Extension de SysML :
Librairies● Librairie standard
● SysML standard ValueType (Real, Complex) !● Units (à venir)
Reste beaucoup à faire !
cf librairies Vhdl-Ams et Modelica

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Outils
● Melody™ : SysML Parametric Solver for IBM Rational Rhapsody
● ParaMagic™ : SysML Parametrics for MagicDraw
● OpenModelica MDT : ModelicaML code generator Eclipse plugins
● SysML-Companion : simulable models generator from SysML

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Démo
SysML-Companion
The SysML model
Simulation trace
Vhdl-Ams
(as an
execution model)
Vhdl-Ams
simulator
RtaW SysML-Companion

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Merci pour votre
attention

20/04/10 18
SysML-Companion
à l'usage
Les planches suivantes illustrent
l'utilisation de SysML-Companion
lors de la conception d'un circuit
électronique simple utilisant à la
fois de l'analogique et du
numérique.

20/04/10 19
Le circuit

20/04/10 20
convertisseur
numérique/analogique
Le composant Son comportement

20/04/10 21
Comportement du
convertisseur
Les lois de Kirchhoff
La contrainte
sur la
conversion

20/04/10 22
Conversion Vhdl-Ams---------- ENTITY DECLARATION DAConvertor ------ENTITY DAConvertor IS PORT( TERMINAL p : Electrical; TERMINAL m : Electrical; SIGNAL input : IN BIT);END ENTITY DAConvertor;
---------- ARCHITECTURE DECLARATION behav ------ARCHITECTURE behav OF DAConvertor IS
QUANTITY v_out ACROSS i_out THROUGH p TO m;BEGIN IF (input= '0' ) USE v_out == -2.0; ELSE v_out == 2.0; END USE; BREAK ON input;END ARCHITECTURE behav;

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Simulation numérique
Tension aux bornes du convertisseur
Tension aux bornes de la résistance
Tension aux bornes de la bobine
Entrée (numérique) du convertisseur