proc embarqués cours 1

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  • 8/15/2019 Proc Embarqués Cours 1

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    Master 1 - SEM

    Processeurs EmbarquésCours 1

    Quelques généralitésDr R. BOUDOUR

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    Plan

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    2

    Principaux préfixes métriques

    Circuits intégrés (CI)

    Technique de conception des CI

    Coût des CI

    Sociétés de semi conducteursExercices

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    Principaux préfixes métriques

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    Multiples

    Sous multiples

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    Préfixes multiples

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    Péfixe SymboleValeur

    Approx.Valeur

    puissance 10 Valeur

    Kilo K 210 10 3 1 000

    Méga M 220 10 6 1 000 000

    Giga G 230 10 9 1 000 000 000

    Téra T 240 10 12 1 000 000 000 000

    Péta P 250 10 15 1 000 000 000 000 000

    Exa E 260 10 18 1 000 000 000 000 000 000

    Zetta Z 270 10 21 1 000 000 000 000 000 000 000

    Yotta Y 280 10 24 1 000 000 000 000 000 000 000 000

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    Préfixes sous-multiples

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    Péfixe symbole valeur Valeur

    milli m 10 -3 0.001

    micro mu 10 -6 0.000001

    nano n 10 -9 0.000000001

    pico p 10 -12 0.000000000001

    femto f 10 -15 0.000000000000001

    atto a 10 -18 0.000000000000000001

    zepto z 10 -21 0.000000000000000000001

    yocto y 10 -24 0.000000000000000000000001

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    Exemples

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    6

    Convertir :

    1.5 GHz = ? Hz1500 KHz = ? GHz

    10 To = ? b8192 Eb = ? Po

    1 m = ? nm

    0.5 as = ? fs

    1 pm = ? ym0.5 zm = ? mm

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    Solutionnaire

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    7

    1500 KHz = 1500 x 10 -6

    = 15 x 10 -4 GHz

    10 To = 10 x 2 40 x 8 b= 10 x 2 43 b

    1 m = 10 3 nm

    0.5 as = 0.5 x 10 -3 fs

    1 pm = 10 12 ym

    0.5 zm = 0.5 x 10 -18 mm

    8192 Eb = 8192 x 2 10 / 8 Po= 2 20 Po

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    Composant de base : Transistor

    CIUtilisations des CI numériques

    Classification de CI

    Autres CILois empiriques

    Circuits intégrés (CI)

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    Le transistor, en 1948, est lecomposant électronique actif

    fondamental en électroniqueutilisé principalement commeinterrupteur commandé et pourl'amplification, mais aussi pour

    stabiliser une tension , modulerun signal ainsi que denombreuses autres utilisations .

    Composant de base : Transistor

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    CI

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    Le circuit intégré (CI), (jack Kilby, 1958)aussi appelé puce électronique , est uncomposant électronique reproduisant uneou plusieurs fonctions électroniques plus oumoins complexes, intégrant souventplusieurs types de composants

    électroniques de base dans un volumeréduit, rendant le circuit facile à mettre enœuvre .

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    Utilisations CI numériques

    Les CI numériques :

    Les plus simples sont des portes logiques(et, ou, non),Les plus complexes sont les microprocesseursLes plus denses sont les mémoires

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    Basée sur l'échelle d'intégration ( le nombre deportes par boîtier ou de transistors)On distingue selon le nombre de portes :

    SSI (small scale integration ) petite : inférieur à 12MSI (medium ) moyenne : 12 à 99LSI (large ) grande : 100 à 9999VLSI (very large ) très grande : 10 000 à 99 999LSI (ultra large ) ultra grande : 100 000 et plus

    Classification de CI

    Peu importante !

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    On y trouve aussi de nombreux circuits intégrés :

    ASIC pour Application Specific Integrated Circuit

    FPGA, CPLD : Field Programable Gate Array ;Complex Programable Logic Datum

    Une famille importante de circuits intégrés descomposants de logique programmable

    Autres CI

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    Loi de MooreLe nombre de transistors double tous les 18 mois, soitune augmentation en nombre de 60 % par an

    Deux autres lois empiriques sont vérifiées depuis plus de 30 ans(en plus de la loi de Moore) :

    Loi de JOYLa puissance CPU en MIPS double tous les 2 ans.

    Loi de RUGEOn a besoin d’une bande passante de 0,3 à 1 Mb/s par MIPS.

    Lois empiriques

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    Slicer

    20 to 30processing

    steps

    Siliconlingot

    Blank wafers

    Dicer

    Individualdies

    (One wafer)Die

    tester

    Technique de conception des CI (1)

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    Tested packaged dies

    XX

    X

    X

    XXXX

    Tested dies

    Bond die topackage

    Packageddies

    Parttester

    X

    Chip tocustomers

    Technique de conception des CI (2)

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    Après avoir découpé le barreau de silicium en tranches dites wafers. Unprocessus de 20 à 30 étapes est initié pour graver les différents schémasde circuits, préalablement conçus et vérifiés par des outils de CAO, DAO,... Les wafers sont ensuite découpés en dies (puces) et chaque die esttesté. Dans la figure ci-dessus, chaque wafer produit 12 dies, dont 4seulement ont subi le test avec succès (X signifie que le die est mauvais). Lerendement de bonnes puces est de 4/12 ou 33 % . Les bonnes puces sontensuite encapsulées dans des boitiers en plastique ou en céramique puis

    testées de nouveau avant d’être commercialisées. Le test final révèle quela figure précédente présente un CI mauvais donc à jeter, soit 3 diescommercialisables.

    Technique de conception des CI (3)

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    La principale technique mise en œuvre se nomme lalithographie et signifie « écriture sur pierre ». Sonorigine remonte à une ancienne méthoded’impression en noir et blanc à partir d’une pierrecalcaire sur laquelle est reporté un motif (à l’envers)

    à l’aide d'une encre, motif qui sera ensuite tranférépar contact sur le support à imprimer

    Technique de conception des CI (4)

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    La photolithographie, dans le cas des semi-conducteurs,désigne l'ensemble des opérations permettant de délimiterl'extension latérale des matériaux sur la surface d'un substrat(support) semi-conducteur, dont la structure est plus ou moinsbidimensionnelle car basée sur l'empilement de couches à lasurface d'une plaquette de silicium. Les motifs deviendront par

    la suite les différentes zones actives des composantsélectroniques ou les jonctions entre ces composants.

    Technique de conception des CI (5)

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    Les étapes sont :la photolitographie ,la gravure,le dopage,la diffusion,et la métallisation.

    Technique de conception de CI (6)

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    Barre de silicium Wafer Dépôt couche isolante

    Dépôt couche photosensible Masquage Insolation

    Quelques images (1)

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    Photogravure Dopage des zones dégagées Gravure du wafer

    Tests Découpe du wafer Ajout des interconnexions

    Ajout du boîtier Processeur terminé

    Quelques images (2)

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    Coût circuit intégré = (coût puce + coût test puce + coûtmise en boîtier)/Rendement après test final

    Coût test puce = (coût test par heure x Temps moyen dutest puce) / Rendement de fabrication

    Coût puce = Coût tranche/(puces par tranches xRendement des puces) Puces par tranche = ( π x (Diamètre de tranche /2) 2 )/surface

    puce - ( π x Diamètre de tranche)/(2 x surface

    puce) 1/2

    Rendement puce = Rendement tranche x [1+ (défauts unité surface x surface puce)/ α } -α

    Coût des CI

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    Les fabricants de circuits intégrés qui réalisent eux-mêmestoutes les étapes de la conception à la fabrication en

    passant par la vente des puces (comme les américainsIntel, TI (Texas Instruments) ou AMD, ...)Les sociétes fabless (sans outil de production), quiconçoivent et commercialisent des puces, mais qui sous-

    traitent leur fabrication à des sociétés de fonderie (commenvidia, ATI Technologies ou Xilinx).Les sociétés de fonderie qui fabriquent les wafersdiffusés à partir de la conception de leur client

    Sociétés de semi-conducteurs

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    Les plus grands fondeurs sont asiatiques :

    Les taiwanais TSMC (Taiwan Semiconductor Manufacturing Co. Ltd.) UMC (UnitedMicroelectronics Corp.) sont les plus importants

    Les chinois comme SMIC (Semiconductor

    Manufacturing International Corp.)

    Ces sociétés de fonderie ne vendent pas directement descircuits intégrés, mais des wafers gravés

    Sociétés de semi-conducteurs

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    0.1 Convertir : 5 fs = ? ps0.5 nm = ? am15 Tb = ? Mo4 GHz = ? KHz

    0.2 Si le transistor d’un microprocesseur possède un diamètre de 0.1micron une certaine année, quelle sera la taille du transistord’un modèle l’année suivante selon la loi de Moore ?

    0.3 Pour une tranche de 20 cm, trouver le nombre depuces de 1.5 cm de côté.

    0.4 Est-ce-que l‘énoncé suivant est vrai ?Lorsque la surface d’une puce diminue de 10%, le coûtde la puce diminue du tiers

    Exercices

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    0.1 Conversion 5 fs = 5 x 10 -3 ps0.5 nm = 0.5 x 10 9 am15 Tb = 15 x 2 20-3 Mo4 GHz = 4 x 10 6 KHz

    0.2 Selon la loi de Moore, la même puce aura 1.6 fois plus detransistors l’année suivante. Cela signifie que la surface dechaque transistor sera 1/1.6 soit 0.625 fois celle de l’annéeprécédente. Puisque la surface d’un transistor varie comme lecarré de son diamètre, les transistors de l’année suivanteferont 0.079 micron de diamètre.

    0.3 107 puces , par application de la formule ci-dessous :Nbre de puces par t ranche = ( π x (Diam ètre de tr anc he /2) 2 )

    /s urface puce - ( π x Diam ètrede tranch e)/(2 x s urface pu ce)

    0 4 Vrai

    Solutionnaire