polycopié de cours

Conservatoire National des

Arts et Métiers

Polycopié de cours

Version provisoire du mercredi 9 avril 2014

Circuits intégrés numérique et mixte

C.ALEXANDRE

iii

1 ELEMENTS DE TECHNOLOGIE DES CIRCUITS LOGIQUES ..... ................................................... 1

1.1 CARACTERISTIQUES DES CIRCUITS LOGIQUES ............................................................................................ 1

1.1.1 Caractéristiques temporelles (porte combinatoire) ...................................................................... 1

1.1.2 Tensions ........................................................................................................................................ 2

1.1.3 Sortance (fan out) .......................................................................................................................... 4

1.1.4 Puissance dissipée en fonction de la fréquence ............................................................................ 4

1.1.5 Nécessité d’un découplage en logique rapide ............................................................................... 6

1.2 SPECIFICATIONS ......................................................................................................................................... 9

1.3 FAMILLES DE CIRCUITS LOGIQUES ............................................................................................................ 11

1.3.1 Technologie TTL ......................................................................................................................... 12

1.3.1.1 Le transistor en commutation .................................................................................................................. 12

1.3.1.2 La porte TTL totem pole ......................................................................................................................... 13

1.3.1.3 Caractéristiques électriques ..................................................................................................................... 14

1.3.1.4 La porte TTL à collecteur ouvert ............................................................................................................. 17

1.3.1.5 La porte TTL avec buffer ........................................................................................................................ 18

1.3.1.6 La porte TTL 3 états – notion de bus....................................................................................................... 19

1.3.1.6.1 La porte 3 états .................................................................................................................................. 19

1.3.1.6.2 Notion de bus .................................................................................................................................... 20

1.3.2 Technologies MOS et CMOS ....................................................................................................... 23

1.3.2.1 La logique MOS ...................................................................................................................................... 23

1.3.2.2 La logique CMOS ................................................................................................................................... 25

1.3.2.3 Caractéristiques électriques ..................................................................................................................... 26

1.3.2.4 Tension d’alimentation et puissance........................................................................................................ 28

1.3.3 Technologie ECL ......................................................................................................................... 29

1.4 REALISATION DES CIRCUITS IMPRIMES ..................................................................................................... 30

1.4.1 Circuits imprimés traditionnels ................................................................................................... 31

1.4.2 Circuits imprimés avec montage en surface ................................................................................ 32

1.5 LE CHOIX DES BOITIERS ........................................................................................................................... 34

1.5.1 Caractérisation d’un boîtier ........................................................................................................ 34

1.5.2 Les différents types de boîtiers .................................................................................................... 34

1.5.2.1 Les boîtiers à deux rangées de broches disposées aux extrémités ........................................................... 34

1.5.2.2 Les boîtiers à quatre rangées de broches disposées aux extrémités ......................................................... 37

1.5.2.3 Les boîtiers ayant leurs broches disposées en dessous ............................................................................ 38

1.5.3 L’évolution des boîtiers ............................................................................................................... 39

1.5.4 Précautions à prendre ................................................................................................................. 42

1.6 LES COMPOSANTS A BASE DE QUARTZ...................................................................................................... 42

1.6.1 Principe de la piézo-électricité.................................................................................................... 42

1.6.2 Schéma équivalent d’un résonateur à quartz .............................................................................. 43

1.6.3 Les oscillateurs à quartz ............................................................................................................. 45

1.6.3.1 Oscillateur standard à base de résonateur à quartz .................................................................................. 45

iv

1.6.3.2 Les oscillateurs à quartz (XO) ................................................................................................................ 45

1.6.3.3 Les oscillateurs à quartz : VCXO (voltage-controlled crystal oscillator) ................................................ 46

1.6.3.4 Les oscillateurs à quartz : TCXO (temperature-compensated crystal oscillator) .................................... 47

1.6.3.5 Les oscillateurs à quartz : OCXO (oven-controlled crystal oscillator) .................................................... 48

1.6.4 Les filtres à quartz ....................................................................................................................... 48

1.6.5 Les filtres à ondes élastiques de surface SAW (Surface Acoustic Waves) ................................... 49

1.7 METHODE DE FABRICATION DES CIRCUITS INTEGRES CMOS ................................................................... 50

1.7.1 Fabrication du wafer ................................................................................................................... 50

1.7.2 L’oxydation thermique ................................................................................................................. 51

1.7.3 Photogravure ............................................................................................................................... 51

1.7.4 Le dopage .................................................................................................................................... 55

1.7.5 Le dépôt de couche mince ............................................................................................................ 57

1.7.6 La métallisation ........................................................................................................................... 58

1.7.7 La passivation .............................................................................................................................. 60

1.7.8 Le test sous pointes ...................................................................................................................... 61

1.7.9 La mise en boîtier (« packaging ») .............................................................................................. 62

1.7.10 Le test après mise en boîtier ........................................................................................................ 63

1.7.11 Le rendement (« yield ») .............................................................................................................. 63

1.7.12 La propreté .................................................................................................................................. 63

1.7.13 Les salles blanches ...................................................................................................................... 65

1.7.14 Le nettoyage des tranches............................................................................................................ 65

1.7.15 Surface de la puce ....................................................................................................................... 66

1.8 EXERCICES ............................................................................................................................................... 69

2 LES MEMOIRES....................................................................................................................................... 79

2.1 GENERALITES ........................................................................................................................................... 79

2.1.1 Classification ............................................................................................................................... 79

2.1.2 Principe d’un microprocesseur ................................................................................................... 81

2.1.3 Structure générale ....................................................................................................................... 83

2.1.4 Plan d’adressage ......................................................................................................................... 85

2.1.5 Expansion en capacité ................................................................................................................. 85

2.1.6 Expansion de la largeur du bus de données ................................................................................ 86

2.2 LA FAMILLE DES ROM ............................................................................................................................. 87

2.2.1 ROM et PROM ............................................................................................................................ 87

2.2.1.1 Principe général ...................................................................................................................................... 87

2.2.1.2 Exemple : la 82S129A de Philips ........................................................................................................... 90

2.2.2 EPROM et OTP ........................................................................................................................... 91


2.2.2.2 Exemple : la 27C1024 d’AMD ............................................................................................................... 94

2.2.3 EEPROM ..................................................................................................................................... 96


2.2.3.2 Exemple : la X28C010 de XICOR .......................................................................................................... 99

v

2.2.4 Flash EEPROM ......................................................................................................................... 101

2.2.4.1 Principe général ..................................................................................................................................... 101

2.2.4.2 Exemple : la 28F010 d’INTEL ............................................................................................................. 103

2.2.4.3 Les mémoires Flash : structure NOR et structure NAND .................................................................... 106

2.3 LA FAMILLE DES RAM ........................................................................................................................... 111

2.3.1 RAM statique ............................................................................................................................. 111


2.3.1.2 Exemple de SRAM asynchrone : la CY7C1009 de CYPRESS ............................................................. 114

2.3.1.3 Exemple de SRAM synchrone : la CY7C1480BV25 de CYPRESS ..................................................... 115

2.3.2 RAM statique double port ......................................................................................................... 117


2.3.2.2 Exemple : la CY7C009 de CYPRESS ................................................................................................... 118

2.3.3 FIFO.......................................................................................................................................... 120


2.3.3.2 Exemple de FIFO asynchrone : le CY7C423 de CYPRESS ................................................................. 123

2.3.3.3 Exemple de FIFO synchrone : le CY7C4255V de CYPRESS .............................................................. 125

2.3.4 RAM non-volatile ...................................................................................................................... 126

2.3.4.1 Beaucoup d’appelés, peu d’élus ............................................................................................................ 126

2.3.4.2 NOVRAM ............................................................................................................................................. 127

2.3.4.2.1 Principe général ............................................................................................................................... 127

2.3.4.2.2 Exemple : la X20C17 de XICOR .................................................................................................... 128

2.3.4.3 FRAM ................................................................................................................................................... 129


2.3.4.3.2 Exemple : la FM18W08 de RAMTRON ......................................................................................... 130

2.3.5 RAM dynamique ........................................................................................................................ 132

2.3.5.1 Modèles FPM et EDO ........................................................................................................................... 132


2.3.5.1.2 Exemple : la MT4LC8M8E1 de MICRON ..................................................................................... 138

2.3.5.2 Evolution des DRAM ............................................................................................................................ 140

2.4 EXERCICES ............................................................................................................................................. 145

3 LES CIRCUITS SPECIFIQUES A UNE APPLICATION ........ .......................................................... 153

3.1 INTRODUCTION ...................................................................................................................................... 153

3.2 TECHNOLOGIE UTILISEE POUR LES INTERCONNEXIONS .......................................................................... 155

3.2.1 Interconnexion directe............................................................................................................... 156

3.2.1.1 Interconnexion par fusible ..................................................................................................................... 156

3.2.1.2 Interconnexion par anti-fusible.............................................................................................................. 156

3.2.2 Interconnexion par cellule mémoire .......................................................................................... 157

3.2.2.1 La cellule EPROM ................................................................................................................................ 157

3.2.2.2 La cellule EEPROM .............................................................................................................................. 158

3.2.2.3 La cellule flash ...................................................................................................................................... 158

3.2.2.4 La cellule SRAM ................................................................................................................................... 158

3.3 LES CIRCUITS FULL CUSTOM .................................................................................................................. 159

3.3.1 Les circuits à la demande .......................................................................................................... 159

vi

3.3.2 Les circuits à base de cellules ................................................................................................... 159

3.3.2.1 les cellules précaractérisées .................................................................................................................. 160

3.3.2.2 Les circuits à base de cellules compilées .............................................................................................. 160

3.4 LES CIRCUITS SEMI-CUSTOM .................................................................................................................. 160

3.4.1 Les circuits prédiffusés .............................................................................................................. 160

3.4.1.1 Les circuits prédiffusés classiques ........................................................................................................ 160

3.4.1.2 Les circuits mer-de-portes .................................................................................................................... 161

3.4.1.3 Les ASICs structurés ............................................................................................................................ 162

3.4.2 Les circuits programmables ...................................................................................................... 162

3.4.2.1 Les PROM ............................................................................................................................................ 163

3.4.2.2 Les PLA ................................................................................................................................................ 164

3.4.2.3 Les PAL ................................................................................................................................................ 165

3.4.2.4 Les EPLD ............................................................................................................................................. 170

3.4.2.5 Les FPGA ............................................................................................................................................. 172

3.4.2.6 Conclusion ............................................................................................................................................ 174

3.5 IMPLEMENTATION .................................................................................................................................. 174

3.6 COMPARAISON ENTRE LES FPGA ET LES AUTRES CIRCUITS SPECIFIQUES ............................................... 175

3.6.1 Comparaison entre les PLD et les ASIC. ................................................................................... 176

3.6.2 Comparaison entre les FPGA et les EPLD ............................................................................... 176

3.6.3 Seuil de rentabilité entre un FPGA et un ASIC ......................................................................... 176

3.7 LES FAMILLES DE FPGA/EPLD ............................................................................................................. 178

3.7.1 Xilinx (52 % part de marché en 2008) ....................................................................................... 179

3.7.2 Altera (34 % part de marché en 2008) ...................................................................................... 179

3.7.3 Les autres fabricants ................................................................................................................. 180

4 CONVERSION ANALOGIQUE/NUMERIQUE .................................................................................. 181

4.1 PRINCIPES FONDAMENTAUX ................................................................................................................... 181

4.1.1 Introduction ............................................................................................................................... 181

4.1.2 Echantillonnage ......................................................................................................................... 182

4.1.3 Quantification ............................................................................................................................ 184

4.1.4 Reconstruction du signal analogique ........................................................................................ 187

4.1.5 Le sur-échantillonnage .............................................................................................................. 189

4.2 CARACTERISTIQUES DES CONVERTISSEURS ............................................................................................ 192

4.2.1 Introduction ............................................................................................................................... 192

4.2.2 Les CNA ..................................................................................................................................... 192

4.2.3 Les CAN ..................................................................................................................................... 196

4.3 M ISE EN ŒUVRE ..................................................................................................................................... 202

4.3.1 Aspects technologiques .............................................................................................................. 202

4.3.1.1 Technologie employée .......................................................................................................................... 202

4.3.1.2 Câblage ................................................................................................................................................. 202

4.3.2 Interfaçage numérique ............................................................................................................... 204

4.3.2.1 Codage .................................................................................................................................................. 204

vii

4.3.2.2 Interface série I2C, SPI, … .................................................................................................................... 206

4.3.2.3 Interface standard CMOS-LVDS .......................................................................................................... 208

4.3.2.4 Interface série rapide JESD204A .......................................................................................................... 212

4.3.3 Horloge d’échantillonnage ....................................................................................................... 214

4.3.3.1 Jitter....................................................................................................................................................... 214

4.3.3.2 Distribution sur la carte ......................................................................................................................... 215

4.3.4 Tension de référence ................................................................................................................. 217

4.3.5 Conditionnement du signal ........................................................................................................ 217

4.3.5.1 Introduction ........................................................................................................................................... 217

4.3.5.2 Commande analogique du CAN ............................................................................................................ 219

4.3.5.3 Sortie analogique du CNA .................................................................................................................... 223

4.3.5.4 Les filtres à capacités commutées ......................................................................................................... 224

4.3.6 Comment choisir ? .................................................................................................................... 226

4.4 FAMILLES DE CAN ................................................................................................................................ 227

4.4.1 Généralités ................................................................................................................................ 227

4.4.2 Convertisseurs à rampe ............................................................................................................. 227

4.4.3 Convertisseurs à approximations successives ........................................................................... 229

4.4.4 Convertisseurs algorithmiques .................................................................................................. 231

4.4.5 Convertisseurs flash .................................................................................................................. 235

4.4.6 Convertisseurs sigma-delta (Σ∆) ............................................................................................... 239

4.5 FAMILLES DE CNA ................................................................................................................................ 248

4.5.1 Généralités ................................................................................................................................ 248

4.5.2 Convertisseurs à base de résistances ........................................................................................ 249

4.5.2.1 CNA à réseau de résistances pondérées ................................................................................................ 249

4.5.2.2 CNA à réseau de résistances R-2R ........................................................................................................ 249

4.5.2.3 CNA à échelle de résistances ................................................................................................................ 252

4.5.3 Convertisseurs à courants pondérés ......................................................................................... 254

4.5.4 Convertisseurs sigma-delta (Σ∆) ............................................................................................... 256

4.5.5 Une application intéressante : la synthèse directe de fréquence............................................... 258

4.5.6 Pureté spectrale d’un oscillateur : harmoniques, jitter et bruit de phase ................................. 266

4.6 EXERCICES ............................................................................................................................................. 269

5 CORRIGES SUCCINCTS ...................................................................................................................... 273

CORRIGES CHAPITRE 1 ..................................................................................................................................... 273



6 CONTENU DES ANNEXES ................................................................................................................... 289

1

1 Eléments de technologie des circuits logiques

1.1 Caractéristiques des circuits logiques

Nous allons étudier les principes de base utilisés pour caractériser les circuits logiques. Pour

cela, nous allons considérer la zone située entre une sortie et une entrée de porte inverseuse.

EntréeEntrée

I (input)I (input)

SortieSortie

O (output)O (output)

Zone étudiée

1.1.1 Caractéristiques temporelles (porte combinatoire)

Les temps de transition et de propagation sont définis de la manière suivante :

• le temps de propagation est le retard entre les signaux d’entrée et de sortie. Il est causé par

le temps de traversée des transistors et des autres composants formant le circuit logique. Il

en existe deux types : tPLH (la sortie passe de 0 à 1 « low to high ») et tPHL (la sortie passe

de 1 à 0 « high to low »).

• le temps de transition est le temps mis par une sortie pour changer d’état. Il est

généralement pris entre 10 et 90 % du niveau maximum. Il en existe deux types : tTLH (la

sortie passe de 0 à 1) et tTHL (la sortie passe de 1 à 0). Ce temps est très dépendant de la

charge (capacitive notamment) sur la sortie du circuit.

Le dessin suivant en donne une illustration pour une porte inverseuse :

10 %

tTHL

tPHL

Sortie

Entrée

tTLH

tPLH

90 %

2

1.1.2 Tensions

Nous allons commencer par définir un schéma équivalent pour la sortie et l’entrée d’un circuit

logique pour chaque niveau (les flèches définissent le sens réel des courants) :

• Une sortie à 1 est un générateur de tension. Sa tension à vide VOHmax chute au fur et à

mesure qu’on le charge. La valeur minimale permise de VOH (VOHmin) est atteinte lorsque la

charge est maximale. Cette valeur ne doit pas être dépassée pour garantir le bon

fonctionnement du circuit. On peut dessiner un schéma équivalent de Thévenin, dans

lequel Eth représente VOH à vide (ou peu chargé), et Rth la résistance interne. Rth varie un

peu en fonction du courant de sortie IOH (Rth est non linéaire) aussi ce schéma équivalent

n'est qu’une approximation.

VOH max VOH

VOH IIH

IOH

IOH

Rth

VIH

1

• Une sortie à zéro est un « récepteur ». La tension à ses bornes augmente au fur et à mesure

qu’il absorbe du courant. La valeur maximale autorisée de VOL (VOLmax) est atteinte lorsque

la charge est maximale. Cette valeur ne doit pas être dépassée pour garantir le bon

fonctionnement du circuit. On peut dessiner un schéma de Thévenin très approché (valable

en statique et pour des courants peu élevés).

VOL minVOL

VOL

IIL

IOL

IOL

Rth

VIL

10

3

• Les courants d'entrée peuvent être très différents selon le niveau. Un schéma équivalent

général n'est pas possible. Pour certaines technologies (à base de transistors MOS), les

courants d'entrée sont très faibles en statique. Les courants d’entrée II sont entrant au

niveau haut et sortant au niveau bas. Ils ont obligatoirement des valeurs plus faibles que les

courants de sortie équivalents. Si les tensions d'entrée dépassent les valeurs minimales et

maximales autorisées, les courants d’entrée peuvent devenir très élevés (du fait des diodes

de protection aux entrées). Le constructeur garantit les niveaux de tension suivants :

⇒ si la tension à l’entrée de la porte est comprise entre VIHmin et VIHmax, la porte voit un

niveau 1.

⇒ si la tension à l’entrée de la porte est comprise entre VILmin et VILmax, la porte voit un

niveau 0.

Compte tenu de ces schémas équivalents, les conditions de fonctionnement en tension d'un

circuit logique connecté sur un autre circuit logique sont représentées par le schéma suivant :

Niveau 0

Niveau 1Niveau 1

Niveau 0VOLmax

VOLmin

VILmax

VILmin

VIHmax

VIHmin

VOHmin

VOHmax

Entrée

∆L

∆H

Sortie

Le niveau de sortie VOHmin est toujours supérieur au niveau d’entrée VIHmin. L’écart entre ces

deux niveaux, ∆H = VOHmin - VIHmin, est appelé marge de bruit à l’état haut. C’est le niveau de

bruit maximal (crête) qui peut exister sur la sortie pour que l’entrée voie toujours un niveau 1.

Le niveau de sortie VOLmax est toujours inférieur au niveau d’entrée VILmax. L’écart entre ces

deux niveaux, ∆L = VILmax - VOLmax, est appelé marge de bruit à l’état bas. C’est le niveau de

bruit maximal (crête) qui peut exister sur la sortie pour que l’entrée voie toujours un niveau 0.

Ce bruit est soit lié aux circuits numériques (ou analogiques dans le cas d’une carte mixte),

soit ramené par l’alimentation ou la masse, soit capté par rayonnement.

4

La zone hachurée doit, pour un circuit normal, être franchie rapidement (nécessité d'un temps

de transition minimum), sous peine d'oscillations parasites. VIHmax et VILmin sont des valeurs à

ne pas trop dépasser sous peine de destruction ou de mauvais fonctionnement du circuit.

1.1.3 Sortance (fan out)

La sortance (fan out) est, dans le cas le plus défavorable, le nombre maximum d'entrées de

portes pouvant être mis en sortie d'une porte, de même technologie. Si on charge plus, le

constructeur ne garantit plus à 100% le respect des caractéristiques du circuit. Cette

garantie est donnée dans le cas le plus défavorable, c’est-à-dire pour une production de cartes

logiques en grande série. La sortance est généralement comprise entre 2 et 10 selon la

technologie et suivant que l’on est à l’intérieur d’un circuit logique ou au niveau du circuit

imprimé. Si la valeur de sortance n’est pas respectée, les risques sont les suivants en fonction

de la technologie utilisée :

• pour les circuits bipolaires, la diminution de l’immunité aux bruits. La probabilité

d’avoir une panne aléatoire sous certaines conditions de tension d’alimentation ou de

température n’est plus nulle avec le niveau de bruit indiqué.

• pour les circuits CMOS, l’allongement du temps de propagation du circuit. Le nombre

d’entrée détermine la capacité de charge vue depuis la sortie et donc le temps de

transition du signal. Plus le temps de transition augmente et plus le temps de propagation

apparent du circuit augmente.

1.1.4 Puissance dissipée en fonction de la fréquence

La puissance dissipée en fonction de la fréquence peut être séparée en deux termes, la

puissance statique (en continu ou en basse fréquence) et la puissance dynamique (au moment

de la commutation). Illustrons ce phénomène sur un exemple. Soit le schéma très simplifié de

la sortie d’un circuit logique :

IC

RC

VCC

t0

VCC

VCE T0T1

T = 1/fVCE

5

Nous allons supposer qu’à l’état 0, le transistor se comporte comme un court-circuit, et qu’à

l’état 1, il soit équivalent à un circuit ouvert. La puissance statique dissipée à l’état 1 est alors

nulle (IC = 0), et la puissance statique dissipée à l’état 0 (VCE = 0) vaut PSD0 = C

2CC

R

V. La

puissance statique dissipée en basse fréquence est donc fonction du rapport cyclique du signal

de sortie et vaut :

T

T.PP 0

SD0SD =

Intéressons nous maintenant à ce qui se passe au moment de la commutation. Pendant la

transition de durée tT, le courant ic et la tension vce sont non-nuls. L’énergie dissipée est égale

à : ∫=Tt

cce .dt.ivw . En simplifiant dans cet exemple l’allure de vce et ic, on obtient :

C

2CCT

t TC

CC

T

CCCC 6.R

.Vt.dt

.tR

.tV.

t

.tVVw

T

=

−= ∫

Ce qui nous donne le double sur une période. La puissance dynamique dissipée est donc égale

à : PDD = 2.w.f = K.f, c’est-à-dire proportionnelle à la fréquence.

t 0

VCC

vce

tT

t 0

VCC/RC

ic

t 0

PDD=vce.ic

6

La puissance dissipée est aussi déterminée par la charge connectée sur la sortie du circuit

logique. La résistance d’entrée d’un circuit logique est généralement très élevée et intervient

peu dans les calculs. La charge vue par la sortie est généralement une capacité (notamment en

technologie CMOS) qui est la somme des capacités d’entrées des circuits connectés et de la

capacité de la liaison entre la sortie et les entrées. En simplifiant le problème, on peut dessiner

le schéma suivant :

transition 1 → 0transition 0 → 1

C

Rth

VOH C

Rth

L’énergie emmagasinée dans C pendant la transition 0 → 1 est égale à 2max.CV

2

1w = . Elle est

aussi égale à l’énergie restituée pendant la transition 1 → 0. Donc, sur une période complète,

WC = C.Vmax2. La puissance dissipée pour charger et décharger C est égale à PDDC = C.Vmax

2.f.

Ce phénomène rajoute un terme en K.f (proportionnel à la fréquence) à la puissance calculée

précédemment et renforce donc l’importance de la puissance dynamique.La conclusion

importante de cet exemple simplifié, valable pour toutes les familles de circuits logiques, est :

P dissipée = P statique (indépendante de f) + P dynamique (proportionnelle à f)

Les puissances statique et dynamique sont proportionnelles à Vcc2

1.1.5 Nécessité d’un découplage en logique rapide

Nous allons maintenant étudier quelle est la quantité de courant nécessaire à la charge et à la

décharge de la capacité précédente. Nous allons supposer, dans un calcul simplifié, que la

charge se fait à courant constant avec une tension de la forme :

tT

i

C

t0

Vmax VS

VS

7

On a dt

dVC.i S= , ce qui implique qu’au moment de la commutation,

T

max

t

VC.i = en supposant i

constant durant la commutation. Par exemple, si C = 10 pF, Vmax = 2.5V et tT = 1 ns, on

obtient i = 25 mA. Ce résultat doit être pris comme un ordre de grandeur valable quelle que

soit la technologie. La conclusion à en tirer est que plus la technologie est rapide, et plus le

courant à fournir est élevé, donc plus la puissance consommée est forte. D’autre part, à

courant équivalent, plus l’excursion de tension Vmax est élevée et plus le temps de transition

augmente.

Lorsque plusieurs sorties commutent simultanément (SSO : Simultaneously Switching

Outputs, cas d’un bus de données ou d’un bus d’adresses par exemple), il se produit un pic de

courant élevé qui doit être fourni par l’alimentation du circuit. Or les liaisons vers VCC et vers

la masse d’un circuit présentent des résistances et des inductances parasites :

M

vM

tT

t0

iM

iMmax

iM

r’

r’’

L’

L’’

puce

VCC

t0

vM

-vMmax

vMmax

La masse vue par le circuit est le point M et on a v r i Ldi

dtM MM= +. . par rapport à la masse

générale de la carte (avec L = L’ + L’’ et r = r’ + r’’). Si on reprend les valeurs de l’exemple

précédent avec 10 sorties qui commutent simultanément et r = 0,01 Ω, L = 5 nH, iMmax = 250

mA et tT = 1 ns, on a vMmax = 1,25 V ce qui est largement suffisant pour faire basculer une

8

porte qui devrait rester à un niveau constant 0. Le phénomène réel provoque sur la masse une

oscillation qui a la forme suivante :

On s’intéresse plus à la masse qu’à VCC, non parce que les marges de bruit au niveau haut sont

supérieures aux marges de bruit au niveau bas, mais parce que les potentiels des niveaux

d’entrées et de sorties des circuits sont référencés par rapport à la masse. Avec les valeurs

usuelles de r, seule l’inductance joue un rôle. Elle est due à l’inductance interne du boîtier et à

l’inductance de la liaison entre le boîtier et la masse générale de la carte. On distingue deux

effets possibles :

• Le pic positif peut poser un problème avec un signal quittant le circuit parasité et allant sur

l’entrée d’une autre porte. Ce pic positif s’ajoute au niveau bas et, selon sa durée, peut être

interprété comme une impulsion positive.

• Le pic négatif peut poser un problème avec un signal arrivant sur le circuit parasité. Ce pic

négatif rend la masse du boîtier négative et diminue la marge de bruit à l’état bas. Si la

tension au niveau bas à l’entrée du circuit n’est pas assez proche de 0, elle peut être

interprétée comme une impulsion positive.

Afin de réduire ce phénomène, il faut respecter les règles suivantes en logique rapide :

• utiliser un circuit imprimé avec un plan de masse et un plan d’alimentation (si possible)

connectés directement aux bornes des circuits intégrés. En l’absence de plan de masse, un

maillage astucieux des lignes d’alimentation et de masse peut permettre difficilement de le

remplacer. Dans la mesure du possible, laisser le plan de masse intact, une faible

modification (rangée de trous, fente) peut avoir un effet désastreux.

9

• Découpler tous les circuits intégrés rapides avec un ou plusieurs condensateurs placés au

plus près du boîtier. Les condensateurs de découplage servent de réservoir de courant et

fournissent au circuit rapide le pic de courant nécessaire à la commutation. La valeur du

condensateur n’a pas à être élevée (10 nF suffit) mais il ne faut pas utiliser de

condensateurs chimiques à cause de leur mauvais comportement en hautes fréquences ni de

condensateurs ayant une inductance parasite trop élevée.

• Le choix du type de boîtier a son importance. En terme d’inductance parasite, les boîtiers

PGA et DIP sont les plus mauvais, les boîtiers BGA sont les meilleurs et les boîtiers QFP

se trouvent entre les deux (voir le §1.5 sur les boîtiers utilisés pour encapsuler les circuits

logiques).

• Les autres règles à respecter (placement des entrées sensibles, répartition des sorties qui

commutent sur le boîtier) dépendent du type de circuit. Il faut se reporter aux données du

constructeur.

1.2 Spécifications

En fonction de leur application, les circuits commercialisés ont les plages de

fonctionnement en température ambiantes suivantes :

• gamme commerciale : 0 < T < 85 °C ou bien 0 < T < 70 °C,

• gamme industrielle : -40 °C < T < +100 °C,

• gamme militaire : -55 °C < T < +125 °C.

Les gammes militaires sont de moins en moins souvent commercialisées, voir plus du tout.

On peut observer sur les feuilles de caractéristiques constructeur que les spécifications du

circuit sont données en valeur minimale (min), typique (typ) et maximale (max). Ces valeurs

min, typ et max représentent des phénomènes différents selon que l’on s’intéresse aux

tensions et courants ou aux temps et fréquences :

• La tension d’alimentation du circuit peut varier entre VCCmin et VCCmax. Les valeurs min et

max des tensions et courants d’entrée et de sortie sont spécifiées afin de respecter les

niveaux de marge de bruit.

10

• Les temps et les fréquences min, typ et max correspondent à la dispersion des

caractéristiques des composants sur une grande série. Cette dispersion est fonction de trois

facteurs qui sont, par ordre d’importance :

1. les conditions de fabrication,

2. la température de fonctionnement,

3. la valeur de la tension d’alimentation.

L’écart entre valeur minimale et valeur maximale peut aller du simple au quadruple. Les

temps max sont une garantie de fonctionnement dans le pire des cas. Une carte développée en

prenant en compte ces valeurs marchera dans 100% des cas. Si les valeurs typiques sont

utilisées pour la conception, alors le fonctionnement n’est plus garanti. Le paramètre de

fréquence maximale du circuit, fmax, doit être pris avec beaucoup de précaution. Il s’agit

souvent de la fréquence maximale du circuit fonctionnant seul, sans charge. Vous trouverez

sur la figure suivante un exemple de temps de propagation normalisé pour un circuit CMOS.

Vous remarquerez le facteur 4 entre temps min et max ainsi que le facteur 2 entre typique et

max.

On peut noter les variations suivantes sur cet exemple (série commerciale) :

• ∆∆t

T0,35p = % par degré (à Vcc = 5 V).

11

• ∆

∆t

V-2p

CC

= ,5 % par 100 mV (à T = 25 °).

• ∆

∆t

fabrication145p = % entre minimum et maximum.

Il s’agit d’ordres de grandeur tout à fait courant. L’appellation du circuit donne un certain

nombre de renseignements mais elle varie avec les fabricants de composants. L’exemple

suivant est valable uniquement pour les circuits Xilinx :

Cela nous donne : XC6S = Xilinx spartan 6, LX = famille, 100 = taille, T = possède des

transceiver, -2 = vitesse, FGG676 = boitier, C = série commerciale.

1.3 Familles de circuits logiques

Quand un concepteur de cartes logiques doit développer un nouveau produit, il est bon qu’il

examine l’ensemble des circuits commercialisés. Le choix de la technologie adaptée au besoin

s’est longtemps avéré périlleux en raison de la grande diversité des produits existants sur le

marché. Bien qu’on ait inventé beaucoup de familles logiques, elles peuvent être

approximativement divisées en trois catégories : TTL (Transistor-Transistor Logic), CMOS

(Complementary Metal-Oxyde Semiconductor logic) et ECL (Emitter-Coupled Logic). La

TTL et l’ECL sont des technologies bipolaires alors que la CMOS est une technologie

utilisant des transistors MOS complémentaires. La plupart des technologies bipolaires sont

aujourd’hui obsolètes et la logique CMOS a supplanté définitivement la technologie

TTL dans le deuxième moitié des années 80. La technologie ECL, notamment en AsGa, a

tenu plus longtemps, jusqu’à la fin des années 90. Il reste de la BICMOS (mélange de

bipolaire et de CMOS) dans les CAN/CNA.

12

1.3.1 Technologie TTL

Cette technologie bipolaire n’est plus utilisée depuis longtemps et son intérêt est surtout

historique. La plupart des problèmes rencontrés en électronique numérique ont été résolus

avec la TTL d’où l’intérêt de son étude. Le terme bipolaire se réfère à l’élément de base

utilisé qui est le transistor bipolaire. Depuis le circuit originel TTL, de nombreuses

améliorations ont été employées en vue notamment de réduire la consommation et

d’augmenter la vitesse de cette technologie. La série L (Low power) pour réduire la

consommation, la série S qui utilise des diodes Schottky pour augmenter la vitesse puis enfin

la série LS qui combine les avantages des deux précédentes. Seule la TTL LS (Low power

Schottky) peut encore être trouvée aujourd’hui. Elle a évolué avec la série ALS (Advanced

Low power Schottky) et la série FAST (Advanced Schottky). La vitesse élevée de la TTL et la

basse consommation de la CMOS ont aussi été combinées dans la famille ABT (Advanced

BiCMOS) qui utilise la TTL pour les entrées-sorties et la CMOS pour l’intérieur du circuit.

Pour pouvoir étudier le fonctionnement d’une porte TTL, il faut d’abord voir le

fonctionnement du transistor bipolaire en commutation.

1.3.1.1 Le transistor en commutation

RC

IC

IC saturation

linéaire

blocage

vs

vce

ve

VCE

VCC

VCCVCEsat

ve [V]

saturation

linéaireblocage blocage

0,8

0 t

VCC

VCEsat

vs [V]

t

13

Le transistor bipolaire en commutation peut avoir trois modes de fonctionnement :

1. Le régime de blocage. VBE et IB sont nuls. Le courant collecteur IC est peu différent de 0.

Le transistor se comporte comme un circuit ouvert (VBE < 0.5, IC = IB = IE = 0). Son

schéma équivalent est le suivant :

C

E

B

2. Le régime linéaire ou passant. C’est le mode de fonctionnement en amplificateur. IC = β.IB.

VBE ≈ 0,5 V.

3. Le régime de saturation. Le courant de base est tel que le courant de collecteur est

maximum. 0,5 V < VBE < 0,8 V. VCE = VCEsat = 0,2 V. La saturation commence quand IC

devient inférieur à β.IB. Son schéma équivalent est le suivant :

B

VCEsatVBEsat

E

C

Afin d’analyser un montage à base de transistor bipolaire fonctionnant en régime bloqué-

saturé, on utilise la méthode suivante :

• on fait l’hypothèse la plus plausible sur l’état des transistors du montage (bloqué, saturé ou

passant) compte tenu des tensions et courants estimés du montage.

• on les remplace dans le montage par leur schéma équivalent.

• on calcule les courants et les tensions dans le circuit.

• on calcule le VBE, IB et IC pour chaque transistor et on vérifie les hypothèses de départ en

utilisant les propriétés de chaque régime, c’est-à-dire :

⇒ Saturation : IC < βon.IB.

⇒ blocage : VBE < 0,5 V ou IB = 0.

⇒ passant : si on ne se trouve dans aucun des deux cas précédents.

1.3.1.2 La porte TTL totem pole

C’est la première structure vraiment efficace utilisée en logique TTL standard. Prenons

l’exemple d’une porte NAND à deux entrées de type SN7400 :

14

5 V

1 kΩ

130 Ω1,6 kΩ4 kΩ

D0

T3

T4

T2T1

S

BA

Le transistor T1 est un « transistor » multi-émetteur. Ce n’est pas vraiment un transistor, mais

plutôt un aiguilleur de courant dont le schéma équivalent est, par exemple pour un multi-

émetteur à trois entrées :

Le fonctionnement logique est le suivant :

• pour A et B au niveau 1, T1 aiguille du courant vers T2, T2 et T4 sont saturés. T3 est

bloqué. S est au niveau 0 et peut recevoir du courant.

• pour A ou B au niveau 0, T1 n’aiguille plus de courant vers T2 mais vers l’entrée au

niveau 0. T2 et T4 sont bloqués. La sortie S est au niveau 1 et peut fournir du courant.

Suivant la quantité de courant sortant du montage, T3 est soit passant, soit saturé.

1.3.1.3 Caractéristiques électriques

Les caractéristiques électriques d’entrée et de sortie sont les suivantes :

entrée

T3 saturé

T3 passant

Sortie à 1

Sortie à 0VOL à vide ≈ 0,1 V

VOH à vide ≈ 4 V

Vseuil

0,7 V

V

I

15

Ce qui conduit au schéma des tensions de sortie et d’entrée :

Niveau 0

Niveau 1Niveau 1

Niveau 0VOLmax

VOLmin

VILmax

VILmin

VIHmax

VIHmin

VOHmin

VOHmax

Entrée

∆L

∆H

Sortie

D’après les feuilles de caractéristiques, on relève pour une SN74LS00 (VCC = 5 V, NS = Non

Spécifié) :

en entrée VIHmax

V IHmin

V ILmax

V ILmin

=

=

=

=

NS

2,0 V

0,8 V

NS

en sortie VOHmax

VOHmin

VOLmax

VOLmin

=

=

=

=

NS

2,7 V

0,5 V

NS

Les immunités au bruit valent donc : ∆H = VOHmin - VIHmin = 0,7 V et ∆L = VILmax - VOLmax =

0,3 V.

Le dépassement de la sortance maximale du circuit entraîne une diminution de l'immunité aux

bruits (VOH diminue et VOL augmente). Le raisonnement doit être tenu avec les courants :

01

IIL

IIL

IIL

IOL

10

IIH

IIH

IIH

IOH

16

Le courant IOL est égal à la somme des IIL des portes connectées et ne doit pas dépasser IOLmax.

Le courant IOH est égal à la somme des IIH des portes connectées et ne doit pas dépasser

IOHmax. Le dépassement des valeurs maximales de courants de sortie correspond au

dépassement des valeurs maximales (ou minimales) de VOH. Concernant l'orientation des

courants dans les documentations des constructeurs, on peut remarquer que très souvent,

l'entrée est en convention récepteur et la sortie en convention générateur, pour les deux

niveaux. On peut lire ainsi des valeurs négatives pour IOL et pour IIL. Le mieux est de

connaître physiquement le sens du courant pour ne pas commettre d'erreur.

La sortance (fan out) est calculée en comparant les courants d’entrée et de sortie des portes au

niveau haut et au niveau bas dans le cas le plus défavorable. Les constructeurs donnent

souvent une sortance de 10 pour des portes de même famille technologique. Si la sortance

d’une porte standard est insuffisante pour l’application, il faut utiliser une porte buffer qui

permet d’attaquer un nombre de portes beaucoup plus important.

Une entrée en l’air peut être considérée comme un niveau 1 (le courant n’est aiguillé vers une

entrée que si elle est à 0). Cela n’est vrai que pour la logique TTL. Toutefois, afin d’éviter des

parasites, il est préférable de ne jamais laisser en l’air des entrées non-utilisées.

Il existe une forte dissymétrie des courants d’entrées au niveau haut et au niveau bas (IIHmax ≈

10 µA, IILmax ≈ 1 mA). Si on veut imposer un niveau bas à l’entrée d’une porte avec une

résistance connectée à la masse, il faut tenir compte du courant d’entrée pour que VILmax ne

soit pas dépassée (quelques centaines d’Ohms en pratique).

Les valeurs usuelles des courants en TTL LS sont :

en entrée IIHmax

IILmax

=

=

20 µA

0,4 mA

en sortie IOHmax

IOLmax

=

=

0,4 mA

8 mA

La sortance à l’état haut vaut I

IOHmax

IHmax

= 20 et la sortance à l’état bas vaut I

IOLmax

ILmax

= 20.

17

La limitation principale en terme de vitesse de cette technologie tient à la saturation profonde

du transistor de sortie T4. Le temps nécessaire pour désaturer le transistor est trop important

pour atteindre une vitesse élevée. Pour éviter ce phénomène, on fait appel à des transistors sur

lesquels sont placés des diodes « Schottky » (diodes à jonction métal-semiconducteur très

rapides et à faible tension de seuil Vd ≈ 0,2 V). Ce sont les transistors « Schottky ».

VBE

VCE

Vd

VCE ne peut pas devenir inférieure à VBE - Vd ≈ 0,5 V, évitant ainsi la saturation. Cela donne

la technologie S (pour Schottky) très rapide mais qui a pour inconvénient une consommation

très élevée.

1.3.1.4 La porte TTL à collecteur ouvert

Il existe une variante de la porte précédente dite « à collecteur ouvert ». La charge du

transistor de sortie ne se trouve plus dans le circuit mais à l’extérieur, sur la carte.

5 V

1 kΩ

1,6 kΩ4 kΩ

T4

T2T1

SB

A

On peut ainsi relier plusieurs sorties pour réaliser des fonctions logiques avec une seule

résistance de rappel RC. Par exemple, on réalise la fonction D.ECA.BD.E.C.A.BS ++==

avec le schéma suivant :

18

5 V

RC

S

E

D

C

B

A

On réalise de cette manière une fonction ET câblée en logique positive (ou bien un OU en

logique négative). On peut aussi utiliser la porte collecteur ouvert pour commander une diode

électroluminescente (LED) ou un relais. Les principaux inconvénients de cette porte sont :

• la dissymétrie des temps de commutation : la charge étant généralement capacitive, le front

montant est une charge de condensateur à travers RC. Le front descendant est une décharge

à travers le transistor de sortie qui absorbe beaucoup plus de courant que ne peut en fournir

RC.

S

• la consommation de courant est élevée au niveau 0 (≈5 V sur RC).

La valeur de RCmin est déterminée par RV V

ICminCC OLmax

OLmax

= −= 287 Ω. La valeur de RCmax est

déterminée par la valeur maximale du front de montée souhaité.

1.3.1.5 La porte TTL avec buffer

Pour renforcer la sortance en vue de commander un plus grand nombre de portes, on remplace

le transistor T4 de la porte totem pole par un montage Darlington qui augmente la quantité de

courant disponible à l’état haut. Il existe deux familles de circuits à sortance améliorée :

19

• Les drivers de ligne. Ils fournissent suffisamment de courant pour pouvoir attaquer une

ligne 50 Ω adaptée.

• Les buffers. Ils fournissent suffisamment de courant pour pouvoir attaquer plusieurs

dizaines de portes comme par exemple dans le cas d’une ligne d’horloge.

5 V

400 Ω

100 Ω600 Ω

4 kΩ

4 kΩ

T3’T3

T4

T2T1

S

BA

1.3.1.6 La porte TTL 3 états – notion de bus

1.3.1.6.1 La porte 3 états

Un signal de commande C est ajouté à la porte totem pole afin de mettre la sortie S à l’état

haute impédance (S est en l’air). Quand C = 0, les transistors de sortie sont tous bloqués et la

sortie est flottante. Quand C = 1, la porte NAND fonctionne normalement.

5 V

400 Ω

100 Ω600 Ω

4 kΩ

4 kΩ

T3T3’

T4

T2T1

S

AB

Logique decontrôle

CC

Le schéma logique équivalent est le suivant :

20

SB

AS

B

A

CC

Quand la sortie S est à l’état haute impédance, on dit qu’elle est à l’état Z (ou HiZ).

1.3.1.6.2 Notion de bus

Une question fondamentale de l’électronique numérique est : comment faire dialoguer

plusieurs circuits intégrés numériques entre eux de la manière la plus efficace possible ? Deux

solutions sont possibles : la liaison point à point ou le bus.

1. La liaison point à point. Pour chaque liaison, on tire une paire de fils, un fil qui envoie

des données, l’autre fil qui en reçoit. On n’utilise pas l’état Z dans ce cas. Chaque circuit

étant relié indépendamment avec ses voisins, le nombre de fils augmente très rapidement.

Voici un exemple avec 4 circuits.

Circuit 1 Circuit 2

Circuit 3 Circuit 4

On peut compter 1 + 2 + 3 = 6 paires de fils pour assurer la liaison point à point. Dans le

cas général, avec N circuits, on a 1 + 2 + 3 + 4 + …+ N-2 + N-1 liaisons ce qui donne

2

2 NN − paires de fils pour N circuits. On voit que si on veut transmettre 32 bits en même

temps, il faut 32 paires par liaison et le nombre de fils à tirer entre les circuits augmente

comme 64 x (nombre de circuits)2. Cette solution n’est pas valable sauf si on limite le

nombre de circuits (5 ou 6 maximum) et le nombre de fils par paire (2 ou 4 au maximum).

Mais le débit devient alors trop faible à moins d’augmenter massivement la fréquence de

transfert.

C’est pourtant la solution utilisée aujourd’hui en informatique. Dans les PC, on est passé

en 10 ans d’interfaces parallèles (port parallèle, PATA, PCI,…) à des interfaces séries

21

(USB, SATA, PCI Express, …). Pour cela, on a utilisé des technologies de type réseau

Ethernet avec deux apports fondamentaux : le switch (concentrateur) et une montée

massive en débit (2.5 Gbit/s en PCI-E 1.0). Le montage devient alors le suivant :

switch

Circuit 2 Circuit 1 Circuit 3 Circuit 4

Le nombre de paires de fils augmente maintenant linéairement avec le nombre de circuits,

car c’est le switch qui connecte (intelligemment) les circuits qui veulent échanger de

l’information. Grâce au débit élevé (200 Mo/s net par fil en PCI-E 1.0) sur plusieurs paires

(1x, 2x, 4x, 8x, 16x ou 32x), les performances sont excellentes.

Il y a bien évidemment un problème d’horloge pour lire les données. En effet, il est

impossible que tous les circuits partagent la même horloge à 2.5 GHz parfaitement en

phase pour lire les données. La deuxième innovation qui se cache derrière PCI-E est le fait

que chaque liaison série (chaque fil) porte les informations d’horloge nécessaires au

décodage des données grâce à un code 8B/10B. Chaque récepteur va pouvoir

resynchroniser son horloge de décodage sur le flux de données reçu car chaque liaison à

2.5 Gbit/s porte ses propres informations d’horloge.

2. Le bus. Dans ce cas, tous les circuits sont branchés simultanément sur le même fil.

bus

Circuit 1 Circuit 2

Circuit 3 Circuit 4

22

Tous les circuits ont la capacité de générer un état sur le bus ou bien de lire une valeur.

Pour que cela soit possible, il faut que chaque broche soit bidirectionnelle, c’est-à-dire

qu’elle fonctionne aussi bien en entrée qu’en sortie. Il faut donc connecter en parallèle un

buffer d’entrée avec un buffer de sortie. Si on veut que l’entrée puisse lire une valeur

envoyée par un autre circuit, il faut obligatoirement que le buffer de sortie cesse de générer

un niveau sur le fil. La solution consiste à faire passer ce buffer à l’état haute impédance.

L’ensemble forme un buffer bidirectionnel 3 états.

bus Circuit 1

dout

din

Commande trois états

Circuit 3

dout

din


Circuit 2

dout

din


Circuit 4

dout

din


Quand un circuit veut envoyer un bit sur le bus, les autres circuits doivent mettre leur sortie

à l’état Z et lire la valeur. Si deux circuits essayent de générer un niveau opposé en même

temps, il y a conflit de bus et l’état devient indéterminé. Il y a donc forcément un maître de

bus (par exemple, un microprocesseur) indiquant qui a le droit de générer sur le bus et qui

force les autres circuits à passer à l’état Z. En pratique, un bus est composé de N fils de

même nature. Un bus d’adresses par exemple qui sera unidirectionnel ou encore un bus de

données qui sera lui bidirectionnel. Le bus de données est un bus parallèle, la bande

passante est partagée entre les circuits. Le bus PCI est un exemple typique de bus

parallèle. Il a atteint la fréquence de 66 MHz avec 64 bits de données, soit un débit de 528

Mo/s partagé entre toutes les cartes. La montée en fréquence au-delà des 100 MHz

devenant problématique, on a choisit PCI-Express pour le remplacer à partir de 2005.

23

1.3.2 Technologies MOS et CMOS

L’avantage principal de la technologie CMOS sur la TTL est sa faible consommation statique

et sa plus grande facilité d’intégration dans un circuit intégré. Son principal inconvénient à

son lancement était sa très faible vitesse. De plus, sa fréquence de fonctionnement est

proportionnelle à sa tension d’alimentation ce qui la pénalisait fortement lors de la conception

de cartes alimentées uniquement en 5 V. En effet, les premières familles pouvaient être

alimentées entre 3 V et 18 V et elles étaient 3 à 4 fois plus rapides alimentées en 15 V qu’en

5 V. Depuis son introduction, cette technologie a subit de nombreuses améliorations et elle est

aujourd’hui beaucoup plus rapide que la TTL tout en gardant ses avantages initiaux. C’est

pourquoi la quasi-totalité des circuits intégrés sont développés aujourd’hui en logique

CMOS (à l’exception de certains convertisseurs analogique/numérique). De la série classique

MG (Metal-Gate CMOS), on est passé à la HC (High-speed CMOS) puis à la FACT

(Advanced CMOS). La plus récente évolution consiste en la diminution de la tension

d’alimentation. C’est par exemple la série LVC (Low-Voltage CMOS) qui est prévue pour

fonctionner avec une alimentation 1,8 V avec des performances supérieures aux séries

précédentes. Rappelons tout d’abord les caractéristiques d’un transistor MOS.

1.3.2.1 La logique MOS

La structure d’un transistor MOS est rappelée ici. Nous ne travaillerons dans ce chapitre

qu’avec des MOS à enrichissement (canal induit par VGS).

SiO2 (≈ isolant)

silicium polycristallin (≈ métal)

substrat P

N

G

S

D

G

ID

VDS

VGS

S

Ncanal n

D

Ses caractéristiques électriques sont :

24

Vp

VDS

résistancevariable

saturationVGS croissant

VGS

IDID

La zone de saturation pour un transistor MOS équivaut à la zone linéaire (active) d'un

transistor bipolaire, où ID est un générateur commandé en tension. Vp est la tension de

pincement. Quand VGS > VP, le courant de drain apparaît dans le MOS. Le schéma équivalent

est donc un générateur de courant commandé par Vgs. La zone de résistance variable se situe

au pied de la caractéristique, pour VDS petit. Le schéma équivalent est une résistance variable

Ron. On utilise cette zone pour réaliser des interrupteurs MOS analogiques. La première

application la plus simple et la plus évidente du transistor MOS fut l’inverseur :

S

S

D e

G

ID

ID=f(VDS) pour e=0

ID=f(VDS) pour e=1

S = 0

S = 1

U

R U/R

VDS

ID U

VDS

VGS

Les avantages de cette technologie sont le courant nul en entrée et la grande excursion de la

tension de sortie (VOH = U, VOL est faible). Les principaux inconvénients sont la présence

encombrante d'une résistance difficilement intégrable dans un circuit intégré et la

consommation statique au niveau bas. Le remplacement de la résistance par un autre transistor

MOS a été la principale évolution de la technologie NMOS (technologie du 80286 d’INTEL).

Toutefois, la technologie CMOS l’a progressivement supplanté et elle n’est plus utilisée

aujourd’hui.

25

1.3.2.2 La logique CMOS

Les deux transistors MOS complémentaires utilisés sont à enrichissement. Les courants

consommés aux niveaux haut et bas sont nuls. La consommation statique et basse fréquence

est très faible ( < au micro ampère). L’excursion de sortie est maximale (VOH = U, VOL = 0).

Les deux transistors ayant le même IDSS, les temps de commutation de la porte sont identiques

pour les deux niveaux. On peut considérer que l’entrée d’une porte CMOS est une capacité

pure de l’ordre de quelques pF. La sortie d’une porte ne voit donc qu’une capacité C

représentant les capacités d’entrées des portes connectées plus la capacité de la ligne. Ce

phénomène a une importance capitale et représente un des intérêts majeurs de cette

technologie. La vitesse de fonctionnement de la porte CMOS est quasiment déterminée par la

valeur de cette capacité. Or, l’augmentation de la densité d’intégration a pour conséquence

automatique la diminution de cette capacité de charge. Ainsi donc, de manière quasi

mécanique, les performances de la logique CMOS s’améliorent au fur et à mesure de la

progression de la technologie de réalisation des circuits intégrés. Aujourd’hui, les

performances de la CMOS ont largement dépassé celles de la TTL qui n’a plus évolué depuis

le début des années 1990. De plus, l’intégration des transistors bipolaires est bien moins facile

que l’intégration des transistors CMOS.

S

se C

T2

T1

DG

s = 1

s = 0

T1 passant

T2 bloqué

U

VDS

ID

e = U

U

VGS

S

DG

VGS

T2 passant

T1 bloqué

U

VDS

ID

e = 0

26

Il faut noter d’autre part que la vitesse de commutation est proportionnelle à la valeur de la

tension d’alimentation. En effet, le courant disponible maximum vaut :

2

DSSDmax 1VP

UII

−= et augmente donc proportionnellement à U2, tandis que dans la formule

approchée des temps de commutation, on a tC.U

ImoyenT ≈ . Comme Imoyen = k.IDmax, tT

diminue linéairement quand U augmente. Les performances d’un circuit CMOS sont donc

proportionnelles à U.

Nous savons que la puissance dissipée Pd = Po(statique) + k.F. En statique, la consommation

Po est nulle (ou presque), donc Pd est proportionnelle à F. Quand la fréquence augmente, la

consommation d’un circuit CMOS s’élève donc rapidement. Ce n'est qu'en basses fréquences

que les consommations sont faibles. Voici un exemple de fonction logique NAND à base de

transistors CMOS.

A

B

S= AB

U

N

N

P P

Tous les MOS réalisant les fonctions logiques internes ont de faibles IDSS, la sortance est

ensuite renforcée par des MOS à IDSS plus élevé pour assurer des commutations rapides sur

charges capacitives.

1.3.2.3 Caractéristiques électriques

Tant que les circuits CMOS restent chargés par d’autres circuits CMOS, les niveaux hauts et

bas restent à VCC et 0 (car les courants d’entrées sont nuls). Les immunités aux bruits sont

élevées et proportionnelles à VCC : ∆H = ∆L = 0,3.Vcc. Il est interdit de laisser des entrées en

l’air en CMOS, sinon le niveau peut prendre n’importe quelle valeur et peut même provoquer

une oscillation en sortie.

27

Vcc

VIHmin = 0,7Vcc

0

VILmax = 0,3Vcc

entréesortie

seuil = 0,5Vcc

VOHvide

VOLvide

1

0

La sortance en CMOS est déterminée par le temps de propagation maximum du circuit

et non par le rapport entre le courant de sortie et le courant d’entrée comme en TTL.

Les constructeurs préconisent une sortance de 10 pour garantir les temps de propagation

maximaux fournis. En effet, le temps de propagation du circuit est égal à la somme du temps

de propagation interne plus le temps de transition en sortie. Or, c’est la valeur de la capacité

de charge qui détermine ce temps de transition.

Sortie

la sortance augmente

.

.

.

Seuil de basculement des entrées

N fois la capacité des entrées

le temps de propagation augmente

Donc, plus la sortance augmente, plus la capacité de charge augmente, plus le temps de

transition augmente et plus le temps de propagation apparent de la sortie du circuit augmente.

28

1.3.2.4 Tension d’alimentation et puissance

Trois facteurs sont essentiels en technologie CMOS : la longueur du canal du transistor MOS,

la tension d’alimentation du circuit et sa puissance dissipée maximale. La longueur du canal

est passée de 10 µm dans les années 70 à 0.5 µm vers 1995. Jusqu'à cette date, la tension

d’alimentation est restée fixée à 5 V en règle générale (sauf pour des séries spéciales basse

consommation). En dessous de 0.5 µm, le transistor MOS rapide est incapable de supporter 5

V entre drain et source : il est donc obligatoire de baisser la tension d’alimentation (même

sans tenir compte des problèmes de puissances dissipées). La figure suivante indique

l’évolution de la tension d’alimentation en fonction de la longueur du canal :

Cette chute de la tension d’alimentation a pour conséquence une réduction notable de la

consommation du circuit (qui est proportionnelle à Vcc2), ce qui est plutôt une bonne chose

comme nous allons le voir. Elle a aussi pour conséquence une baisse des performances car la

fréquence de fonctionnement d’un circuit CMOS est proportionnelle à Vcc. Malgré cela, la

diminution de la longueur de canal augmente les performances du circuit (mais moins que si

la tension d’alimentation restait la même). Le tableau suivant indique (en fréquence

normalisée) la vitesse de fonctionnement dans 4 configurations :

0.5 µm 0.35 µm

5 V 1 2 (en théorie)

3.3 V 0.66 1.3

29

On voit qu’en passant de 0.5 µm (5 V) à 0.35 µm (3.3 V), on gagne 30 % en vitesse et on

diminue de 60 % la consommation.

Il y a un deuxième problème important à prendre en compte en dessous (environ) de 0.5 µm.

La puissance maximale dissipée par le circuit intégré peut être supérieure à celle dissipée par

son boîtier. On peut donc réussir à détruire un circuit en fonctionnement normal pour la

simple raison qu’il fonctionne trop rapidement. La figure suivante en est une illustration. On a

pris un circuit logique programmable (XC4036EX de chez Xilinx) que l’on a entièrement

rempli soit de compteur 8 bits, soit de compteurs 16 bits. Les traits en pointillés représentent

la puissance maximale dissipée pour trois types de boîtiers.

On voit nettement qu’au-delà d’une certaine fréquence de fonctionnement (25 à 40 MHz en 8

bits), il est nécessaire d’utiliser un radiateur et/ou une ventilation pour augmenter la puissance

dissipée par le boîtier sous peine de destruction du circuit intégré. Ce phénomène est bien

connu dans le domaine des microprocesseurs avec l’apparition d’un ventilateur intégré dans le

radiateur des Pentium d’Intel par exemple.

1.3.3 Technologie ECL

La logique ECL doit son nom à sa structure à base d’amplificateur différentiel. Les transistors

bipolaires qui la composent restent constamment en régime linéaire (ni saturés, ni bloqués).

C’est une logique à transistors non-saturés. C’est toujours une technologie rapide mais au prix

d’une consommation très élevée. Elle nécessite dans certains cas une alimentation négative.

30

Cette technologie a beaucoup évolué depuis la série 100K des débuts (1975), la série 10KH

(1981) jusqu'à la série E-lite. Il faut toutefois signaler que la mise au point d’une carte en

technologie ECL était beaucoup plus délicate qu’en TTL ou en CMOS. L’ECL n’est plus

utilisée aujourd’hui pour la réalisation de circuits numériques, même en Arséniure de Gallium

(AsGa). Par contre, on en utilise encore par exemple pour la distribution d’horloges rapides

sur une carte avec le MC100LVEP111 en ECL négative (NECL) ou positive (PECL).

niveau 1 = - 0,75 Vniveau 0 = - 1,55 V

VEE= -5,2 V

Vref =-1,15 V

AB

A + B

A B+

1.4 Réalisation des circuits imprimés

Le choix des boîtiers de circuits intégrés est intimement lié à la réalisation du circuit imprimé

(Printed Circuit Board : PCB). Il conditionne le coût de la carte et donc la rentabilité

économique du produit. La réalisation de circuits imprimés (prototype ou grande série) est un

métier à part entière qui englobe des disciplines telles que l’électronique et la chimie mais

aussi la mécanique et la logistique. Il n’est pas question de faire ici un cours sur ce sujet, mais

de donner à l’étudiant des notions de bases. La technologie traditionnelle des composants

traversant le circuit imprimé (composants à piquer) était, au début des années 1980, la seule

solution utilisée hors du Japon. A cette époque, elle atteint ses limites avec des boîtiers ayant

68 broches. La technologie des composants montés en surface « CMS » (ou SMT en anglais)

s’imposa alors grâce à ses nombreux avantages :

• densité d’intégration sur la carte plus élevée,

• possibilité de souder des composant des deux côté de la carte,

• poids réduit,

• meilleure possibilité d’automatisation des chaînes de production, donc baisse des coûts,

• réduction de la longueur des broches du boîtier et donc des éléments parasites,

• meilleure fiabilité.

31

La photo suivante illustre bien la différence entre deux boîtiers 28 broches :

1.4.1 Circuits imprimés traditionnels

Le circuit imprimé (PCB) est composé d’un mélange de résine époxy et de feuilles de cuivre.

Les broches des composants à piquer traversent la carte grâce à des trous métallisés. Il peut y

avoir des pistes en cuivre sur chaque face du circuit imprimé (on parle alors de circuit double

face à trous métallisés) mais aussi plusieurs couches de pistes prises en sandwich à l’intérieur

du circuit imprimé (on parle alors de circuits multicouches).

Une fois le circuit imprimé réalisé, les étapes suivantes sont nécessaires afin de réaliser la

carte électronique :

• l’insertion des composants : c’est une étape difficilement automatisable, aussi est-elle

souvent réalisée à la main.

• la soudure à la vague : une vague de soudure en fusion vient lécher le coté du circuit sans

composant. La soudure se dépose dans les trous métallisés et remonte vers l’autre face du

32

circuit par capillarité. La vague peut se déplacer dans un seul sens (soudure simple vague)

ou effectuer un aller retour (soudure double vague).

soudure en fusion

• le nettoyage : le circuit est ensuite nettoyé avec un solvant spécial que l’on appelle du flux.

• le test : les liaisons entre les composants et les fonctions électroniques sont ensuite testées

pour vérifier le bon fonctionnement de la carte.

1.4.2 Circuits imprimés avec montage en surface

Le circuit imprimé a la même composition qu’au chapitre précédent, mais il n’y a pas de trous

métallisés.

empreintecrème à braser

Après réalisation du circuit imprimé, les étapes suivantes sont nécessaires à la fabrication de

la carte électronique :

• l’application de la crème à braser : c’est un mélange de soudure, de flux et d’adhésif. Cette

crème doit être appliquée en petite quantité sur chacun des éléments de l’empreinte du

CMS qui doit donc être connue de la machine qui réalise cette opération. L’absence de

normalisation des boîtiers CMS complique singulièrement cette phase, chaque fabricant de

composants ayant ses propres empreintes ainsi que ses propres tolérances.

33

Le choix de la crème à braser et de la proportion des éléments qui la compose est aussi

délicate. En effet, elle sert non seulement à souder le composant, mais aussi à le maintenir

collé sur la carte pendant le processus de fabrication.

• le placement des composants : les petits boîtiers CMS sont livrés en bandes et les gros

boîtiers CMS sont livrés en plateaux, ce qui facilite l’automatisation de cette étape.

• la refusion : la carte est chauffée afin de réaliser la fusion de la crème qui se trouve entre le

composant et le circuit imprimé. Cette opération est effectuée dans une étuve grâce à un

système de soudure en phase vapeur ou bien un système à infrarouge ou encore un système

« hot bar ».

• si des composants sont soudés des deux cotés de la carte, il faut ajouter les étapes

suivantes :

• le retournement de la carte.

• le placement des composants.

• la refusion (on parle alors de double refusion).

• le nettoyage de la carte avec du flux.

• le test.

Il est parfois nécessaire de réaliser des cartes mélangeant les CMS et les composants à piquer

car tous les boîtiers n’existent pas en CMS (les connecteurs notamment). Il faut alors effectuer

les deux phases de fabrication à la suite, le soudage des CMS venant en premier. Il est

déconseillé que la carte ait des composants actifs sur ses deux faces. La face qui sera au

contact avec la vague de soudure peut toutefois comporter des composants CMS passifs. On

évite généralement ce mélange de technologie car le surcoût dû aux deux phases de

fabrication est trop élevé. Il est à noter que sous certaines conditions, il est possible de souder

34

des boîtiers traversant avec de la crème à braser par refusion (opération dite « pin in past »)

afin d’éliminer ce surcoût.

1.5 Le choix des boîtiers

1.5.1 Caractérisation d’un boîtier

Sous ses apparences simples, le boîtier encapsulant la puce du circuit intégré possède des

caractéristiques capitales pour le bon fonctionnement de la carte, mais aussi pour la rentabilité

du produit :

• le nombre de broches rapporté à la surface occupée.

• la hauteur.

• les capacités à évacuer la puissance dissipée par la puce. On parle de dissipation thermique.

Les boîtiers céramiques (série militaire) sont progressivement abandonnés au profit des

boîtiers plastiques (série industrielle ou commerciale).

• aptitude à l’automatisation de la réalisation du circuit imprimé.

• caractéristiques électriques.

Les dimensions essentielles d’un boîtier sont la hauteur, la largeur, la longueur et le pas entre

les broches (le pitch en anglais). Ces dimensions sont exprimées soit en millièmes de pouce

(un mil = 0,0254 mm) soit en millimètres, ce qui ne simplifie pas les comparaisons ainsi que

les conversions.

1.5.2 Les différents types de boîtiers

1.5.2.1 Les boîtiers à deux rangées de broches disp osées aux extrémités

famille DIP (Dual In-line Package) de 8 à 64 broches

boîtier aspect dimensions application

DIP

pitch = 100 mil

hauteur = 130 à

170 mil

circuits

standards

35

SHRINK DIP

pitch = 70 mil

hauteur = 130 à

170 mil

circuits

standards

SKINNY DIP

pitch = 100 mil

hauteur = 130 à

170 mil

largeur divisée

par 2

circuits

standards

windowed

CERDIP

boîtier

céramique avec

fenêtre en mica

pitch = 100 mil

hauteur = 100 à

170 mil

mémoire

PROM

effaçable

aux UV

famille SOP (Small Outline Package) de 20 à 64 broches


SOIC

pitch = 50 mil

hauteur = 100 à

120 mil

circuits

standards

36

SOJ

pitch = 50 mil

hauteur = 110 mil

circuits

standards

SSOP

(Shrink SOP)

pitch = 0,65 mm

(26 mil)

hauteur = 1,9 mm

(75 mil)

circuits

standards

TSOP

(Thin SOP)

pitch = 0,5 mm

(20 mil)

hauteur = 1,2 mm

(47 mil)

mémoires

TSSOP

(Thin Shrink

SOP)

pitch = 0,65 mm

(26 mil)

hauteur = 1,2 mm

(47 mil)

circuits

standards

37

1.5.2.2 Les boîtiers à quatre rangées de broches di sposées aux extrémités

famille PLCC (Plastic Leaded Chip Carrier) de 20 à 84 broches


PLCC

pitch = 50 mil

hauteur = 68 à 150

mil

circuits

standards

windowed

CERQUAD,

boîtier LCC

céramique avec

fenêtre en mica

pitch = 50 mil

hauteur = 150 à

190 mil

Circuits

logiques

programma-

bles

effaçable

aux UV

famille QFP (Quad FlatPack) de 44 à 304 (ou plus) broches


QFP

pitch = de 0,8 à 0,5

mm (20 mil)

hauteur = 130 à 170

mil

circuits

spécifiques,

circuits

périphériques

micro-

processeurs

38

TQFP

(Thin QFP)

pitch = 26 mil

hauteur = 67 mil

ASIC,

périphériques

micro-

processeurs

1.5.2.3 Les boîtiers ayant leurs broches disposées en dessous

famille PGA (Pin Grid Array) de 68 à 499 (ou plus) broches


PGA

(vue de dessous)

pitch = 100 mil

hauteur = 120 mil

micro-

processeurs,

circuits

spécifiques

famille BGA (Ball Grid Array) de 196 à 1800 (ou plus) broches


BGA

µBGA

(vue de dessous)

(vue de coté)

pitch <= 50 mil

hauteur = 50 à 80

mil

micro-

processeurs,

circuits

spécifiques,

mémoires

39

1.5.3 L’évolution des boîtiers

L'évolution des boîtiers de circuits intégrés (package en anglais) est marquée par deux

grandes tendances : l’augmentation du nombre de broches, en particulier pour les

microprocesseurs et les circuits spécifiques (Asic en anglais) complexes, et la réduction des

dimensions de tous les boîtiers. Ainsi, le pas entre broches ou pitch est passé des 100 mil

typiques à 50 mil, voire à 20 mil pour les produits de pointe. La variété des technologies en

présence s'étend chaque jour comme le montre la figure suivante (source National

Semiconductor) :

Les boîtiers DIP (Dual-in-line package) traditionnels qui ont dominé les années 80 ne

représentaient plus que 65 % du marché en 1990 et presque rien en 2010.

Les nombreuses variantes du boîtier DIP de base comprennent le boîtier SIP (Single-in-line

package), le module SIMM (single-in-line memory modules) pour composants mémoires, ou

le SDIP (Schrink DIP). Elles autorisent une diminution de la surface occupée sur le circuit

imprimé. Mais le DIP est limité en pratique à 64 broches, en raison de la disposition

périphérique de ses broches. Pour les circuits à grand nombre de broches tels que les

microprocesseurs et les Asic complexes, les boîtiers Fakir ou PGA (Pin grid array) se sont

donc imposés au cours des années 80. Caractérisés par la disposition surfacique de leurs

broches sur le fond du boîtier, ils sont toujours destinés à un montage en trous traversants et

40

se sont trouvés aujourd'hui en concurrence avec les boîtiers denses à broches en «ailes de

mouette» pour montage en surface.

Un nouveau saut technologique est en effet intervenu entre-temps avec la généralisation de

ces boîtiers à montage en surface (CMS ou SMT selon que l'on affectionne les sigles français

ou américains). Connue depuis plus de trente ans, cette technologie n'était jusqu'alors mise en

œuvre que par des fabricants japonais. Le premier boîtier à montage en surface fut le boîtier

SO ou SOP (Small outline package) qui, avec un pas de 50 mil, a divisé par deux la surface

occupée sur la carte par rapport au DIP traditionnel. Ses évolutions sont le SSOP (Shrink

SOP) à pas de 25,6 mil (0,65 mm), le QSOP (Quarter sized outline package), qui est un SSOP

à pas de 25 mil (0,635 mm), le TSSOP (Thin shrink SOP) à pas de 25,6 mil ou 20 mil (0,50

mm), dédiés aux cartes faible hauteur. Tous ces boîtiers, à nombre modéré de broches comme

le DIP d'origine, sont dédiés aux mémoires, aux fonctions logiques et aux fonctions

d'interface de bus.

La seconde génération de boîtiers CMS, apparue dans les années 80 pour les besoins des

circuits à nombre de broches élevés, comprend le PLCC (Plastic leaded chip carrier) ou

boîtier porteur de puces, et le QFP (Quad flat pack), caractérisé par un pas moyen de 0,50 mm

(20 mil) et par des versions «fine pitch» de moins de 0,50 mm. Parmi les nombreuses

variantes du QFP, on trouve le SQFP (Small quad flat pack), adapté aux problèmes de

consommation grâce à son dissipateur thermique intégré, le RQFP à radiateur intégré, le

TQFP (Thin quad flat pack) de faible hauteur...

Pour leur part, les années 90 furent caractérisées par l'apparition du boîtier BGA (Ball grid

array), dont les contacts sont disposés en surface comme les PGA mais constitués de billes de

soudures. Adoptée par des fabricants de semi-conducteurs comme IBM, Motorola, Matsushita

ou VLSI Technology entre autres, cette technologie existe en trois versions : en céramique

(CBGA), en plastique (PBGA) et sur bande (TBGA). Son usage s’est généralisé malgré des

problèmes de testabilité et de réparabilité qui se sont longtemps posés aux fabricants.

Aujourd'hui, pour les circuits numériques (haute densité), le tableau s’est considérablement

éclairci :

• pour les microprocesseurs soudés sur le PCB, on utilise un boitier micro BGA.

41

• pour les microprocesseurs montés sur support (PC), on utilise un boitier LGA, c’est-à-

dire un BGA sans billes de soudure (1155 broches par exemple pour un core i7 d’Intel).

• Pour les FPGA/EPLD/ASIC très faibles coûts (MAX V d’Altera, petits Spartan 6 de

Xilinx, …), on utilise un boitier QFP ayant 144 broches au maximum.

• Pour les FPGA/EPLD/ASIC standards (Stratix d’Altera, Virtex de Xilinx, …), on utilise

un boitier µBGA ayant jusqu’à 2000 broches.

• pour les mémoires, les TSSOP ont été abandonnés au profit du micro BGA depuis la

SDRAM DDR2.

Dans les domaines autres que les circuits numériques haute densité (en analogique

notamment), tous les boitiers décrits dans ce chapitre existent encore plus ou moins. La

diversité est très grande et même les DIP survivent encore.

Le choix du boîtier a bien sur des répercussions sur la fabrication du circuit imprimé. En

augmentant le nombre de broches et en diminuant les pas, on diminue inexorablement la

largeur des pistes autorisant une densité d'interconnexion donnée (exprimée en nombre de

pistes autorisées entre pastilles). Cette largeur de piste est un facteur déterminant pour le coût

du circuit imprimé. Pour un circuit grand public ou toute application hautes performances

sensible aux coûts, le cahier des charges imposera communément une densité minimale de 5

pistes entre pastilles, tout en recommandant d'éviter de descendre en dessous d'une largeur de

piste de 0,15 mm. Cela devient impossible avec les boîtiers de plus de 400 broches, qu'ils

42

soient à technologie traversante ou CMS. Le concepteur peut choisir, pour rester dans une

largeur de piste raisonnable, d'augmenter le nombre de couches signal du circuit imprimé,

mais ceci se répercute alors sur la complexité, le poids et le prix du circuit.

La conception d’un circuit imprimé (qui est liée bien sur au choix des boitiers) est un

métier qui ne s’improvise pas. Le placement des composants et le routage des fils

deviennent rapidement complexes quand la densité de circuits augmente. Le dialogue

avec le sous traitant qui va réaliser le cuivre est aussi vital et il nécessite de bonnes

compétences pour savoir exprimer clairement ses besoins.

1.5.4 Précautions à prendre

Il ne faut pas oublier les précautions à prendre pour manipuler et souder les composants

CMOS afin d’éviter leur destruction par décharge électrostatique (« ESD ») :

• Il ne faut pas toucher les broches des composants sans être relié à la terre par le biais d’un

bracelet antistatique.

• Les composants doivent se trouver dans un sac ou dans un étui antistatique pendant les

manipulations et le stockage.

• Il faut utiliser un établi antistatique relié à la terre (ou au moins un bracelet) pour intervenir

sur une carte.

1.6 Les composants à base de quartz

1.6.1 Principe de la piézo-électricité

La piézoélectricité est la propriété que possèdent certains corps de se polariser électriquement

sous l’action d’une contrainte mécanique et réciproquement de se déformer lorsqu’on leur

applique un champ électrique. Les deux effets sont indissociables.

Les matériaux piézoélectriques sont très nombreux. Le plus connu est sans doute le quartz.

43

1.6.2 Schéma équivalent d’un résonateur à quartz

Il est possible de réaliser des résonateurs piézoélectriques très stables au cours du temps et

avec des fréquences très précises. La vibration piézoélectrique très stable permet de réaliser

des références de temps exploitables en électronique. Les montres à quartz utilisent la

résonance d'un diapason en quartz pour générer les impulsions régulières d'horloge.

Un quartz peut être modélisé comme un circuit électrique possédant deux fréquences de

résonance proches l'une de l'autre, l'une à faible impédance (série), et l'autre à haute

impédance (parallèle).

Le montage mécanique de la pastille de quartz est classiquement réalisé de la manière

suivante :

Une caractéristique principale d'un oscillateur est son facteur de qualité qui mesure la finesse

de sa résonance mécanique. Il est habituellement noté Q. C’est le rapport entre la fréquence

44

de résonnance f0 et la largeur de la bande passante de la résonnance ∆f. Les quartzs atteignent

typiquement des facteurs de qualité de l'ordre de 104 à 106 (pour comparaison, Q = 100 pour

un oscillateur LC). Le facteur de qualité détermine la stabilité de la fréquence émise par un

oscillateur à quartz.

∆f

f0

f

V

f0

∆f Q=

La fréquence de résonance peut aller de 32768 Hz (quartz horloger) jusqu’à 500 MHz (sur

harmonique). Voici quelques exemples de résonateur à quartz :

quartz horloger

quartz CMS

45

1.6.3 Les oscillateurs à quartz

1.6.3.1 Oscillateur standard à base de résonateur à quartz

Le circuit suivant est le montage classique utilisé pour la réalisation d’un oscillateur

numérique (1.8 V, 2.5 V, 3.3 V, 5 V) :

H C 0 4H C 0 4

2 0 p F2 0 p F

3 2 7 6 8 H z

1 0 0 kΩ

1 0 M Ω

Une capacité ajustable permet de faire varier légèrement la fréquence d’oscillation.

1.6.3.2 Les oscillateurs à quartz (XO)

C’est un montage hybride comprenant le résonateur, le montage oscillateur et un buffer de

sortie.

La précision sur la valeur de la fréquence varie au cours du temps et en fonction de la

température ambiante. On mesure cette précision en ppm (part per million ≡ 1 pour 1 million)

46

⇒ 1 ppm = 10-6 = 0.0001 %. Cette précision est vitale par exemple pour les transmissions

numériques ou pour les systèmes de localisation (GPS). Les caractéristiques du XO sont :

• Boîtier 4 broches CMS ou traversant

• alimentation en 5 V, 3.3 V, 2.5 V et 1.8 V selon les modèles.

• Gamme de fréquences : 1 MHz à 150 MHz.

• Précision : ± 20 ppm à ± 100 ppm.

• Compatible TTL, CMOS et ECL.

1.6.3.3 Les oscillateurs à quartz : VCXO (voltage-controlled crystal oscillator)

On remplace le condensateur variable dans le montage précédent de l’oscillateur par une

diode varicap. Cette diode, polarisée en inverse, possède une capacité qui varie en fonction de

la tension de polarisation. On peut donc faire faiblement varier la fréquence centrale de

l’oscillateur en changeant la valeur de la tension de contrôle.

sortie

Vcc

tension decontrôle

f0

47

Caractéristiques :

• Variation de fréquence via la tension de contrôle : ± 500 ppm.


• Précision : ± 20 ppm à ± 100 ppm.

• Compatible TTL, CMOS et ECL.

1.6.3.4 Les oscillateurs à quartz : TCXO (temperature-compensated crystal

oscillator)

C’est un XO qui comporte un dispositif de compensation en température. Il existe des TCXO

et des VC-TCXO (commandé en tension). La tension de sortie d’un capteur (thermistance)

qui mesure la température à l’intérieur d’un VCXO est utilisée pour générer une tension de

correction qui agit sur la diode varicap de l’oscillateur. Le montage compensateur (qui

« connaît » la loi de variation de la fréquence du quartz en fonction de la température) corrige

la dérive en température de l’oscillateur.

TCXO

capteur detempérature

VCXO

tension decontrôle

f0

montagecompensateur

Caractéristiques :


• Précision : ± 1 ppm.

48

1.6.3.5 Les oscillateurs à quartz : OCXO (oven-controlled crystal oscillator)

Le XO se trouve dans un four miniature dont la température est constante. C’est un oscillateur

thermostaté.

OCXO

four

capteur detempérature

XO

f0

contrôle detempérature

Caractéristiques :


• précision : ± 0,01 ppm.

1.6.4 Les filtres à quartz

Ce sont des filtres sélectifs (Q ≈ 1000) où le quartz remplace le filtre LC. On les utilise dans

les récepteurs radios (jusqu’à 200 MHz). Ils peuvent être réalisés sur mesure. Exemple de

caractéristiques pour un filtre passe-bande FI (8 pôles) pour un récepteur radio FM :

• fréquence centrale : 10,7 MHz.

• bande passante à –3 dB : ± 6 kHz.

• atténuation à ± 20 kHz : 90 dB.

49

1.6.5 Les filtres à ondes élastiques de surface SAW (Surface Acoustic Waves)

Ce sont des filtres à quartz basés sur un principe physique différent. Ils utilisent les ondes de

déformation mécanique qui peuvent se propager à la surface d’un quartz (à la manière des

rides à la surface de l’eau). Ils sont sélectifs et montent très haut en fréquence (plusieurs

GHz). On les utilise pour les transmissions (GSM, CDMA, SDH/SONET, …). Ils peuvent

être réalisés sur mesure. Exemple de caractéristiques pour un filtre passe-bande GSM :

• fréquence centrale : 440 MHz.

• bande passante à –1,5 dB : ± 300 kHz.

• atténuation à ± 700 kHz : 40 dB.

50

1.7 Méthode de fabrication des circuits intégrés CM OS

1.7.1 Fabrication du wafer

On place dans un creuset du silicium polycristallin pur ainsi qu’un matériau dopant (par

exemple, du phosphore). Un germe est descendu et mis en contact avec le bain fondu. Puis on

le remonte lentement en le faisant tourner sur lui-même. Le germe entraîne avec lui du

silicium qui en se refroidissant cristallise et forme le monocristal (le lingot). Les vitesses de

tirage et de rotation déterminent le diamètre du lingot (exemple : 1 mm/mn et 30 tours/mn).

C’est la méthode de tirage Czochralski.

A partir du lingot, 5 étapes sont nécessaires pour obtenir des tranches opérationnelles :

l’orientation du lingot, la découpe en tranches suivant une direction privilégiée, le polissage

mécanique, le polissage chimique et la numérotation.

Les diamètres usuels sont les suivants :

• Pour l’analogique : 100 mm à 150 mm (6 pouces).

• Pour la CMOS : 200 mm (8 pouces) → 300 mm (12 pouces)

En 2006, une tranche de ∅ 200 mm coûte environ 80 $ (200 $ pour du 300 mm). Le passage

en 300 mm permet de diminuer d’environ 30 % le prix des puces.

51

1.7.2 L’oxydation thermique

L’oxyde de silicium (SiO2) a deux utilisations en microélectronique,

1. en tant qu’isolant pour réaliser :

• la grille d’un transistor MOS,

• une tranchée d’isolation entre deux transistors,

• une isolation entre deux couches métalliques.

2. comme matériau de fabrication pour :

• masquer certaines zones,

• rendre la tranche plane,

• protéger le circuit après fabrication.

L’oxydation du silicium est un phénomène analogue à la rouille pour le métal. Le silicium,

placé dans un four et mis en présence d’oxygène (oxydation sèche) ou de vapeur d’eau

(oxydation humide) voit ses atomes de surface se combiner avec les atomes d’oxygènes pour

former du SiO2.

Paramètres :

• 800 °C < température du four < 1175 °C,

• 10 mn < durée d’oxydation < plusieurs heures,

• épaisseur maximale de la couche d’oxyde : quelques µm.

1.7.3 Photogravure

La micro-photolithographie est un moyen de reproduire des dessins à l’échelle microscopique

avec des motifs dont l’épaisseur est inférieure au micron. Elle permet le transfert de motifs

52

géométriques d’un masque dans une résine photosensible par irradiation avec une lumière

ultraviolette. La gravure permet de transférer les motifs de la résine dans la couche en cours

de traitement soit par attaque chimique, soit par gravure ionique. L’association des deux

procédés donne la photogravure :

Le but de la photogravure est de créer des ouvertures dans différents matériaux comme le

SiO2, le nitrure de silicium, le polysilicium ou le métal afin de former des zones prêtes au

dopage ou bien des contacts ou encore des interconnections.

53

1. La résine (ou photoresist). Il existe deux types de résines photosensibles. Si la résine après

exposition aux UV est soluble dans le développeur alors elle sera dite positive (l’image

reproduite est identique au masque). Dans le cas contraire, elle sera dite négative (l’image

reproduite est complémentaire de celle du masque). La résine est déposée sur la tranche à

l’aide d’une tournette.

La vitesse et la durée de la rotation déterminent l’épaisseur de la laque. Après dépôt, la

résine est passée au four.

2. l’insolation (le masquage). La longueur d’onde de la lumière servant à l’insolation

détermine la finesse du trait (la résolution) qu’il est possible de reproduire à cause du

phénomène de diffraction de la lumière sur le masque. Par exemple, pour une longueur de

canal de 0.13 µm, il faut utiliser une lampe ultraviolette de longueur d’onde 193 nm. Le

verre étant opaque pour ces faibles longueurs, le masque est réalisé en quartz. Les motifs

sur le masque sont réalisés par pulvérisation de chrome puis gravure directe au laser ou

bien à l’aide d’un faisceau d’électrons.

Deux méthodes principales existent pour transférer le motif du masque vers la résine. La

méthode par contact ou la méthode par projection.

54

Dans la méthode par contact, le masque à l’échelle 1 reproduit les motifs de toutes les

puces de la tranche qui sont transférés en une seule fois. Dans la méthode par projection, le

masque (ou réticule) à l’échelle 5 ou 10 ne contient que les motifs d’une puce. Un

photorépéteur (ou stepper) projette le dessin puce par puce en déplaçant la tranche. Chaque

exposition dure quelques secondes.

3. le développement. Après insolation, la tranche est plongée dans un bain révélateur durant

environ une minute et la résine exposée (pour une résine positive) se dissout.

55

4. la gravure. Il existe deux méthodes de gravure, par voie humide (par exemple l’acide

hydrofluorydrique (HF) pour supprimer l’oxyde de silicium) ou bien par voie sèche (par

exemple la pulvérisation ionique). Les méthodes par voie sèche donnent la meilleure

précision et la gravure plasma (plasma etching) est souvent utilisée.

Un plasma est un gaz chaud composé d’atomes qui ont perdu leurs électrons.

Puissamment accéléré par une source de tension alternative, les atomes (de l’argon en

général) sont projetés perpendiculairement sur les tranches et viennent éroder leur surface.

La durée du processus détermine la quantité de matière enlevée.

5. Le délaquage. L’élimination de la résine restante se fait à l’aide du réactif approprié.

1.7.4 Le dopage

Le dopage est l’ajout d’impuretés acceptrices (par exemple du Bore qui a un électron de

moins que le silicium) ou donatrices (par exemple du Phosphore qui a un électron de plus que

le silicium) dans le cristal de silicium afin d’en modifier localement les propriétés électriques

(afin de le rendre plus ou moins conducteur).

SiO2

substrat P

zone n

cathode

56

Il existe deux méthodes pour doper une tranche de silicium : la diffusion thermique et

l’implantation ionique.

1. La diffusion en tube ouvert est une méthode traditionnelle de diffusion thermique. Les

tranches sont placées dans un tube en verre qui se trouve dans un four. Dans le tube passent

des flux de gaz propres (argon, hydrogène, azote et éventuellement oxygène) ainsi que des

vapeurs constituant la source d’atomes dopants.

La force motrice de la diffusion est la différence de concentration, les atomes se déplaçant

des régions à forte concentration vers celles où la concentration est faible. La vitesse de

diffusion est proportionnelle à la température. Dans le silicium, la diffusion n’est

significative qu’au-delà de 650 °C. Il existe d’autres méthodes non-gazeuses où l’on

dépose sur la tranche un liquide dopant à la tournette ou bien encore une couche mince

d’oxyde dopé. Dans tous les cas, c’est le chauffage qui assure la diffusion.

2. L’implantation ionique consiste à bombarder un matériau avec des ions de l’impureté

désirée et avec une énergie variant de quelques kiloélectronvolts à quelques

mégaélectronvolts. Un ion pénétrant dans le substrat va perdre son énergie par chocs

successifs sur les atomes de la cible pour finir par se placer dans une position où il peut

être électriquement actif si le substrat est un monocristal.

57

Cette méthode est beaucoup plus précise que la diffusion et se déroule à basse température.

C’est la méthode utilisée dans l’industrie. Comme elle a tendance à générer des défauts

dans le cristal, l’implantation ionique est obligatoirement suivie d’une phase de recuit,

c’est à dire d’un passage au four.

1.7.5 Le dépôt de couche mince

Lors de la fabrication d’un circuit intégré, un grand nombre de couches minces doivent être

déposées sur la tranche. Voici par exemple les différentes couches déposées dans un procédé

de fabrication moderne de circuit intégré CMOS.

58

La croissance épitaxiale est la croissance d’une couche monocristalline sur un support

monocristallin servant de germe et donnant son orientation à la couche. Les techniques

épitaxiales se divisent en trois familles :

• l’épitaxie en phase liquide (LPE),

• l’épitaxie en phase vapeur (VPE),

• l’épitaxie par jets moléculaires (MBE).

L’épitaxie par jets moléculaires est de loin la plus précise. Sous vide, on bombarde une cible

avec des jets d’atomes à déposer. Cette méthode est très lente mais aussi très précise. Utilisée

pour la recherche, elle peut permettre de réaliser comme dans l’exemple suivant un

empilement de 20 couches de GaInAs de 5 nm d’épaisseur.

Dans l’industrie, les méthodes de dépôt en phase vapeur (CVD) sont parmi les plus utilisées.

La méthode est similaire à celle de la diffusion thermique à tube ouvert, seuls changent les

gaz utilisés et leur débit.

1.7.6 La métallisation

Les différents éléments actifs du circuit intégré étant réalisés, il faut maintenant les relier entre

eux avec des lignes métalliques pour réaliser des fonctions logiques. C’est le rôle de la

59

métallisation. Ces lignes se trouvent physiquement au-dessus des transistors. A partir d’un

certain nombre de transistors, il est nécessaire que les lignes métalliques puissent se croiser

(un peu comme pour un circuit imprimé). De plus, il faut prévoir des lignes spéciales pour

l’alimentation et pour la masse. Il y a donc obligatoirement plusieurs niveaux comportant des

lignes métalliques, chaque niveau étant isolé des autres par un isolant. La photo suivante vous

montre la partie supérieure d’un circuit intégré de chez Altera comportant 6 couches métal

(« metal layer »), 2 pour l’alimentation et 4 pour la logique.

Un via est un trou rempli de métal qui permet d’assurer une liaison entre deux lignes se

trouvant sur des couches différentes. L’épaisseur d’une couche est de l’ordre du µm. La

tendance actuelle est au remplacement de l’aluminium par le cuivre pour améliorer la

fréquence de fonctionnement et la consommation du circuit intégré.

Deux méthodes permettent de déposer du métal à la surface de la tranche : l’évaporation sous

vide (la plus simple) et la pulvérisation cathodique (la plus efficace). Le principe de

l’évaporation sous vide est le suivant :

60

Dans un vide élevé, le métal à déposer est chauffé dans un creuset puis s’évapore. La vapeur

se dépose sur le substrat puis se condense et donne naissance à un film. La réalisation des

couches successives utilise le procédé de photogravure. Il y a deux masques par couche métal,

un pour les interconnections et un pour les liaisons entre couches. Il y a aujourd’hui (en 2007)

12 couches métal au maximum dans un circuit intégré numérique.

1.7.7 La passivation

Lorsque la métallisation a été réalisée, on dépose sur la tranche une couche épaisse d’isolant

(par exemple du Nitrure de silicium Si3N4) appelée la couche de passivation. Cette couche a

pour rôle d’isoler chimiquement le circuit de l’atmosphère ambiante et notamment

d’empêcher la diffusion dans le silicium d’atomes extérieurs. Elle doit de plus être neutre

électriquement vis-à-vis du fonctionnement de la puce.

Après passivation, un masque supplémentaire est utilisé pour établir des ouvertures afin de

réaliser les contacts métalliques qui permettront de relier le circuit avec le monde extérieur.

La photo suivante montre un circuit analogique en fin de fabrication avec ses zones de

contacts.

61

1.7.8 Le test sous pointes

Un premier test doit maintenant être réalisé pour éliminer les puces défectueuses. Ce test est

réalisé directement sur la tranche, avant encapsulation (mise en boîtier). Des pointes

métalliques viennent se placer sur les zones de contact du circuit et l’alimentent.

Un testeur de composants va ensuite générer des signaux sur les entrées (via les pointes) et

lire la réponse sur les sorties du circuit. Ce test est réalisé à basse fréquence car les contacts

réalisés par les pointes ne sont pas très bons. A l’issu du test, un point est tracé sur chaque

puce défectueuse. On appelle cette opération un test GO-NOGO.

62

1.7.9 La mise en boîtier (« packaging »)

La tranche peut maintenant être découpée à l’aide d’une scie diamantée.

Les puces non défectueuses sont ensuite collées dans leur boîtier,

puis les zones de contact sont reliées avec les broches du boîtier à l’aide de fils d’or.

63

On emploie généralement la technique par thermocompression pour effectuer ces liaisons. Un

microchalumeau fond l'extrémité du fil d'or qui est immédiatement appliqué avec une pression

calibrée sur l'emplacement à connecter. La soudure se fait automatiquement lors du contact.

1.7.10 Le test après mise en boîtier

Le test exhaustif du circuit peut maintenant être réalisé. Ce test comprend deux phases :

1. un test fonctionnel exhaustif à fréquence normale,

2. une recherche de la fréquence maximale de fonctionnement du circuit.

En fonction du résultat, le boîtier est marqué pour repérer sa fréquence, conditionné dans une

enveloppe anti-statique puis envoyé vers le centre de stockage.

1.7.11 Le rendement (« yield »)

Le rendement est la notion fondamentale pour la fabrication des circuits intégrés. C’est lui qui

détermine le bénéfice que va réaliser le fabricant. Il dépend de trois critères :

1. la surface de la puce,

2. l’absence de poussières et de contaminants durant le processus de fabrication,

3. le nombre d’étapes dans le procédé de fabrication et notamment le nombre d’étapes de

photogravure (donc le nombre de masques). En effet, plus il y a d’étapes et plus les

chances pour qu’une poussière tombe au mauvais endroit augmentent.

En CMOS, il faut compter 6 masques pour la réalisation des transistors plus 2 masques par

couche métal plus un masque pour créer les contacts. Plus le nombre de transistors est élevé,

plus il faut de couches métal pour les relier et plus il faut de masques. Donc, toutes choses

égales par ailleurs, le rendement a tendance à décroître avec la diminution de la longueur du

canal. La propreté du processus de fabrication doit donc être améliorée.

1.7.12 La propreté

La propreté des tranches influe directement sur le rendement de la fabrication, car une

poussière peut rendre une puce défectueuse. Exemple, une étape de photogravure :

64

Les sources de contamination sont :

• l’air des salles où sont fabriqués les circuits intégrés (l’opérateur humain est la principale

source de contamination de l’air),

• l’eau utilisée pour le nettoyage des tranches,

• les produits utilisés pendant la fabrication,

• Les bactéries.

65

1.7.13 Les salles blanches

Les produits chimiques utilisés pour la fabrication sont sensibles à la température et à

l’humidité (notamment le photoresist). Pour cette raison, les salles où les circuits intégrés sont

fabriqués sont climatisées à 20 °C et régulées en humidité.

Il faut aussi supprimer les poussières contenues dans l’air. L’air est donc filtré, les salles sont

mises en surpression pour que les poussières ne puissent entrer et les opérateurs ont une tenue

spéciale. De plus, ces salles sont équipées de compteurs de poussières. Ils comptent, par pied

cubique (ft3) d’air, le nombre de poussières dont le diamètre est supérieur à une certaine

valeur (0,1 µm, 0,2 µm, 0,3 µm, 0,5 µm et 5 µm). Ce nombre conduit à une classification

concernant la propreté de l’air :

0,1 µm 0,2 µm 0,3 µm 0,5 µµµµm 5 µm

classe 1000 - - - 1000 7

classe 100 - 750 300 100 0

classe 10 350 75 30 10 0

classe 1 35 7,5 3 1 0

Par exemple, une salle blanche de classe 100 contient, par pied cubique d’air :

• 0 particule de diamètre supérieur à 5 µm,

• moins de 100 particules de diamètre supérieur à 0,5 µm,

• moins de 300 particules de diamètre supérieur à 0,3 µm,

• moins de 750 particules de diamètre supérieur à 0,2 µm.

La propreté de l’air varie à l’intérieur de la salle. Certains emplacements sont classe 1 (sous

un flux d’air par exemple), d’autres sont classe 100. Le coût de la purification est très élevé ⇒

passage aux mini-environnements.

1.7.14 Le nettoyage des tranches

Après chaque étape de fabrication, il faut nettoyer les tranches avec :

• des solvants comme le trichloréthylène et l’acétone pour supprimer les résidus de polissage

ou les graisses ou encore certains composés organiques.

66

• des acides comme l’acide sulfurique et l’acide nitrique pour supprimer certains composés

organiques et d’autres contaminants.

• de l’acide hydrofluorydrique (HF) pour supprimer l’oxyde de silicium.

• de l’eau pour arrêter l’action des produits chimiques et les éliminer.

• de l’azote pour sécher les tranches.

L’eau utilisée pour nettoyer les tranches doit être ultra propre (il ne sert à rien que l’air soit

propre si l’eau de nettoyage ne l’est pas). Elle doit être purifiée et dé-ionisée pour ne contenir

aucun contaminant.

1.7.15 Surface de la puce

Une tranche de ∅ 200 mm a une surface totale égale à 31415 mm2. La surface utile est bien

entendue inférieure car les bords de la tranche sont utilisés pour les manipulations et ne

peuvent servir pour implanter des puces. Il y a aussi des zones à l’intérieur de la tranche qui

servent pour faire des tests.

La surface de la puce a une influence déterminante sur le rendement de fabrication (nombre

de puces bonnes sur nombre de puces fabriquées). Plus la puce est grande, plus le rendement

67

baisse. En effet, supposons que 20 poussières viennent contaminer la tranche. En première

approximation, cela provoquera 20 puces défectueuses par tranche. Or plus la puce est grande

et moins il y en a sur la tranche donc plus le rendement sera faible. En faisant un calcul

grossier, on obtient dans notre exemple les rendements suivants :

surface de la puce

[mm2]

nombre de puces

fabriquées

nombre de puces

opérationnelles

rendement

(yield)

50 550 530 96 %

100 270 250 92 %

200 130 110 84 %

300 80 60 75 %

400 60 40 66 %

500 50 30 60 %

Le coût du circuit intégré ne croit donc pas linéairement avec la surface de silicium utilisé. Il

augmente beaucoup plus rapidement. La surface maximale de la puce pour obtenir un

rendement acceptable est aujourd’hui (2007) approximativement égale à 500 mm2. Les puces

(en anglais « die ») les plus grosses sont utilisées pour fabriquer :

• des mémoires (SRAM, DDR SDRAM et flash Nand),

• des circuits logiques programmables,

• des accélérateurs graphiques 3D.

En 2007, le nombre maximum de transistors sur une puce est d’environ 700 millions

(GForce8800 GTX : 681 millions de transistors (90 nm) et Core2Duo : 291 millions de

transistors en technologie 65 nm) sauf pour les mémoires. En effet, ces circuits ont une

structure interne extrêmement régulière et elles peuvent incorporer jusqu’à 2 milliards de

transistors.

Les tranches sont traitées par lot (batch) de 20 à 30 pièces qui subissent ensemble les mêmes

traitements. La durée complète du cycle de fabrication (un run) dure environ une semaine.

Problème : la longueur du canal du transistor MOS n’est pas la seule à suivre la loi de Moore

(la densité de transistor double tous les 18 mois environ). Le prix des usines de fabrication

suit aussi cette loi : elle double tous les 18 mois (j’exagère à peine).

68

Une usine fabricant 7500 tranches de 300 mm par semaine en technologie 40/45 nm

coûte environ 3 milliards de dollars

La limite physique prévisible pour la fabrication des circuits intégrés numériques semble être

une longueur de canal égale à 8 nm (voir : International Technology Roadmap for

Semiconductors : ITRS). Nous devrions l’atteindre d’ici 2022. Mais la contrainte économique

risque d’être plus rapide que la physique du semi-conducteur. En effet, vu le prix d’une usine

(3 à 5 Milliards de $ en 2011), le nombre de fabricants potentiels se réduit à vitesse élevée. Si

rien ne change (c’est le plus probable), voici la liste prévisionnelle des fabricants pour chaque

nœud technologique :

La question est bien sur : combien restera-t-il de fabricants pour les longueurs de canal

inférieures à 20 nm ?

69

1.8 Exercices

exercice 1.1

Soit le circuit NAND SN74LS00 (voir les caractéristiques en annexe).

1. Indiquer sur le schéma de la porte le sens des 4 courants définis dans le cours.

2. Pourquoi VOHmin est-il toujours supérieur à VIHmin et VOLmax est-il toujours inférieur à

V Ilmax ?

3. Donner la définition des marges de bruit à l'état haut et à l'état bas et calculer ces valeurs.

4. Combien d'entrées de porte SN74LS00 peut-on connecter à la sortie d'une porte de même

type ?

exercice 1.2

Reprenons la caractéristique de la page 133.

1. Retrouver les valeurs des trois variations ∆∆t

Tp ,

∆∆

t

Vp

CC

, ∆

∆t

fabricationp .

2. Vérifier l’écart entre délai minimum et délai maximum.

exercice 1.3

La charge vue par une sortie en logique CMOS est équivalente à un condensateur. Nous

allons calculer le courant nécessaire pour charger ce condensateur à l’aide du modèle

simplifié suivant :

tT

Is

Ct0

Vmax

VS

VS

t0

Imax

IS

On a Vmax = 4 V et C = 100 pF et on veut que tT = 5 ns.

1. Calculer la valeur Imax du courant de sortie Is.

2. Que se passe-t-il si le courant de sortie Is est limité à 20 mA ?

3. Calculer la variation du courant d’alimentation lorsque 32 sorties du circuit changent d’état

simultanément.

70

exercice 1.4

La figure suivante représente, de manière simplifiée la ligne d’alimentation d’un circuit

intégré.

A M

vM

tT

t0

iM

iMmax

iM

rL

puce

VCC

On suppose la variation maximale de courant d’alimentation égale à 2,5 A pendant une durée

de 5 ns, avec r = 0,01 Ω et L = 2 nH.

1. Déterminer l’allure de VM au moment de la commutation.

2. Quelle est l’influence de la variation de VM sur une entrée du circuit ?

3. Quelle est l’influence de la variation de VM sur une sortie du circuit ?

4. Pourquoi n’est-il pas nécessaire de s’occuper de la variation de VA ?

exercice 1.5

Nous allons calculer la valeur du condensateur nécessaire pour découpler un circuit intégré.

Ce condensateur, faiblement selfique, est placé au plus près du circuit afin de fournir le

courant d’alimentation nécessaire pendant les commutations. On va pour ce calcul utiliser le

modèle simplifié suivant :

71

tT IC

VC C

∆V

t 0

5 V

VC

t 0

ICmax

ICmax

IC

On suppose qu’au moment de la commutation, le condensateur de découplage C est déchargé

par un courant constant de valeur 2,5 A pendant une durée de 5 ns.

1. On prend C = 10 nF. Calculer la valeur de la chute de tension ∆V aux bornes de C à la fin

de la commutation.

2. La tension d’alimentation doit rester comprise entre 4,75 V et 5,25 V (série commerciale).

Quelle valeur de condensateur de découplage faut-il alors choisir ?

exercice 1.6

Soit la porte TTL totem-pole suivante :

5 V

1 kΩ

130 Ω 2 kΩ 4 kΩ

D0

T3

T4

T2 T1

S

B

A

1. Expliquer, sans faire de calculs, le fonctionnement du montage.

2. Les entrées A et B sont à 0. Calculer les tensions et courants du montage et déterminer

l’expression de VS en fonction du courant de sortie du montage.

3. Les deux entrées A et B sont à 1. Calculer les tensions et courants du montage et

déterminer l’expression de VS en fonction du courant de sortie du montage.

72

4. Quel est le rôle des diodes à l’entrée du montage ?

5. Comparer les caractéristiques électriques obtenues à celles du circuit SN74LS00 données

en annexe.

exercice 1.7

Soit la porte TTL collecteur ouvert suivante :

5 V

1 kΩ

2 kΩ4 kΩ

T3

T2T1

SB

A


2. Les entrées A et B sont à 0. Calculer les tensions et courants du montage.

3. Les deux entrées A et B sont à 1. Calculer les tensions et courants du montage et

déterminer l’expression de VS en fonction du courant de sortie du montage.

4. Calculer les valeurs minimales et maximales de la résistance de collecteur extérieure Rc en

tenant compte des courants maximums possibles du montage.


en annexe.

6. On désire commander une diode électroluminescente avec cette porte. Proposer un

montage.

exercice 1.8

Soit la porte TTL trois états suivante :

73

5 V

5 V

1 kΩ

130 Ω 2 kΩ

2 kΩ

4 kΩ

T42 T41

T’3

D1

D0

T’4

T3

T2 T1

S

A

B

C

C T’2

130 Ω 2 kΩ

1 kΩ

4 kΩ

T’1


2. L’entrée C est au niveau bas. Calculer les tensions et courants du montage formé par les

transistors T’1, T’2, T’3 et T’4 et déterminer l’expression de C en fonction du courant de

sortie.

3. Les entrées A et B sont à 1. Calculer les tensions et courants du montage et déterminer


4. L’entrée A passe à 0. Calculer les tensions et courants du montage et déterminer


5. L’entrée C passe au niveau haut. Montrer que la sortie S passe en haute impédance.


en annexe.

exercice 1.9

Soit le circuit suivant :

74

VDD

Disable

Disable

Input Output

T1

T2

T3

T4

1. Expliquer le fonctionnement du montage transistor par transistor.

2. Remplir la table de vérité suivante (X ≡ état indifférent) :

Input Disable Output

1 0

0 0

X 1

exercice 1.10


VDD

S

E2

E3

E1

T1

T2 T3

T4

T5

T6

1. Expliquer le fonctionnement du montage transistor par transistor et donner sa table de

vérité.

2. En déduire la fonction logique réalisée.

75

exercice 1.11

Soit le schéma de la porte de transmission CMOS suivant :

VDDS

G1

G2= G1

E

T2

T1


2. Remplir la table de vérité suivante :

G1 E S

1 0

1 1

0 0

0 1

3. En déduire le fonctionnement du circuit suivant :

VDD

Input

A

VDDB

C

VDD

exercice 1.12


76

VDD

A

B

Output

T1

T2

T3

TT'


2. Remplir la table de vérité suivante :

B A Output

0 0

0 1

1 0

1 1

exercice 1.13

Soit le circuit NAND MC14011B alimenté en 5 V (voir les caractéristiques en annexe).

1. Indiquer sur le schéma de la porte le sens des 4 courants du tableau.

2. Pourquoi VOHmin est-il toujours supérieur à VIHmin et VOLmax est-il toujours inférieur à

V ILmax ?

3. Donner la définition des marges de bruit à l'état haut et à l'état bas et calculer ces valeurs.

4. Combien d'entrées de porte MC14011B peut-on connecter à la sortie d'une porte de même

type ?

5. Compléter le chronogramme suivant avec, connectée à la sortie de la porte, une charge

capacitive de 10 pF, 50 pF et 100 pF.

6. Mêmes questions avec la MC74LCX00 en 2.5 V (voir caractéristiques en annexe).

77

E1 [V]

t [ns]

E2 [V]

t [ns]

S [V]

t [ns]

500

500

500

2,5

2,5

exercice 1.14

La loi d’Ohm thermique s’applique dans le cas des circuits intégrés numériques. Elle est

définie par TJ - TA = Rthj-a.Pd avec TJ la température de jonction, TA la température ambiante,

Rthj-a la résistance thermique totale jonction → ambiance et Pd la puissance dissipée. Les

données suivantes sont issues du data book Xilinx et donnent un exemple des caractéristiques

thermiques d’un composant numérique :

• Tjmax = 125 °C (boîtier plastique) ou 150 °C (boîtier céramique),

• 0 < TJ < 85 °C pour une série commerciale,

• quand TJ > 85 °C, les temps de propagation garantis par le constructeur augmentent de

0,35 % par degré supplémentaire jusqu'à Tjmax,

• température de stockage : -65 °C < TA < +150 °C,

• température de soudage : 260 °C pendant 10 secondes à une distance de 1,5 mm.

78

• Le tableau suivant donne des valeurs de résistance thermique totale (en °C/W) typiques

pour différents types de boîtiers avec ou sans ventilation :

Boîtier sans ventilation ventilation 1,3 m/s

ventilation 2,5 m/s

ventilation 3,8 m/s

BG225 30 19 17 16

PG223 20 15 12 11

HQ240 12 9 7 6

PQ240 23 17 15 14

PC84 33 25 21 17

1. Tracer la courbe de puissance dissipée maximale en fonction de la température ambiante

permettant d’obtenir les caractéristiques nominales du circuit pour un boîtier PLCC avec

ventilation 1,3 m/s. Quelle puissance maximale peut-on dissiper à la température de 25

°C ?

2. Mêmes questions concernant un circuit fonctionnant en mode dégradé (température de

jonction maximale).

79

2 Les mémoires

Ce paragraphe va traiter des mémoires à semi-conducteurs utilisées principalement en tant

que mémoires de stockage de type informatique ou plus rarement pour réaliser des fonctions

logiques. Les circuits se trouvant à l’origine dans le TTL data book sont maintenant devenus

obsolètes. Toutes les mémoires sont aujourd’hui réalisées en technologie CMOS.

2.1 Généralités

2.1.1 Classification

Les mémoires servent à stocker de l’information numérique sous forme de bits (Binary digIT)

pendant une certaine durée. Cette information peut être stockée sous forme de champs

magnétiques rémanents (comme dans un disque dur par exemple), sous forme de

modifications des propriétés optiques d’un matériau (comme dans un CD-ROM), sous forme

d’une combinaison des deux effets précédents (comme dans un disque magnéto-optique) ou

bien enfin sous forme de tensions et de courants dans un semi-conducteur. Ce dernier type de

mémoire fait l’objet de ce chapitre. L’organigramme suivant montre différentes mémoires

existant à ce jour :

mémoire

à semi-conducteur magnétique optique

volatile non volatile

ROM

PROM

EPROM

EEPROM

Flash

SRAM

DRAM

DPRAM

FIFO

NVRAM

FRAM

MRAM

PCM

CD-ROM

DVD

disque dur

disquette

bande

disque magnéto-optique

Il existe deux familles de mémoires à semi-conducteur :

• Les mémoires volatiles qui perdent l’information stockée en l’absence d’alimentation

électrique. C’est la famille des RAM (Random Access Memory) ou mémoires à accès

sélectif (mémoires vives) ainsi nommées parce que l’on peut accéder directement à

80

chaque élément de stockage de la mémoire (par opposition au registre à décalage qui est

une mémoire à accès séquentiel). Il en existe de plusieurs types :

les mémoires statiques ou SRAM (Static RAM) qui conservent l’information

enregistrée tant que l’alimentation électrique est connectée sur le circuit,

les mémoires dynamiques ou DRAM (Dynamic RAM) qui perdent l’information

enregistrée au cours du temps et doivent être rafraîchies,

les mémoires spéciales qui sont basées sur la technologie SRAM. Il existe les

mémoires double port ou DPRAM (Dual Port RAM), les piles « premier entré premier

sorti » FIFO (First In First Out) et bien d’autres de moindre importance.

• Les mémoires non volatiles conservent l’information stockée en l’absence d’alimentation

électrique. C’est la famille des ROM (Read Only Memory) ou mémoires à lecture seule ou

mémoires mortes. Elles peuvent être programmées une fois pour toute en usine (c’est le

cas d’une ROM) ou bien programmable sur site. Dans ce cas, on trouve les circuits

suivants :

les mémoires programmables une seule fois ou PROM (Programmable ROM),

les mémoires programmables électriquement et effaçables aux rayons ultraviolets ou

EPROM (Erasable PROM),

les mémoires programmables et effaçables électriquement ou EEPROM (Electrically

EPROM) ou bien EEPROM Flash.

Mais on trouve aussi certaines RAM non volatiles telles que :

les NVRAM (Non volatile RAM),

les mémoires ferroélectriques FRAM (Ferroelectric RAM),

les MRAM (Magnetic RAM),

les PCM (Phase Change Memory).

Les mémoires possèdent deux caractéristiques principales, leur capacité et leur temps d’accès.

• La capacité d’une mémoire est définie par le nombre de bits d’information que l’on peut y

stocker. Cette capacité s’exprime en Kbits ou K (1 kilobits = 210 bits = 1024 bits) ou en

Mbits ou MEG (1 Mbits = 220 bits = 1048576 bits) ou encore en Gbits (1 Gbits = 230 bits =

1073741824 bits). Par exemple, une mémoire 256K a une capacité de 256x1024 bits. Le

mot stocké dans une case de la mémoire n’est pas forcement 1 bit unique. Il peut aussi être

codé sur 4, 8, 16 ou 32 bits. Par exemple, une mémoire 8 M x 8 a une capacité égale à 8

Mega-octets.

81

• Le temps d’accès d’une mémoire est l’intervalle de temps qui sépare la présentation de

l’adresse de la donnée à l’entrée du circuit et l’apparition effective de cette donnée en

sortie. Il s’agit du temps qu’il faut pour accéder à cette donnée.

Le diagramme suivant présente un classement des différentes familles de mémoires en

fonction de leur capacité et de leur temps d’accès.

temps d’accès

capacité mémoire[en bits]

106

109

103

1012

1 µs1 ns 1 ms 1 s

sem

i-co

nduc

teu

r

dis

qu

ed

isq

uet

te

ba

nde

On choisit le type de mémoire en fonction de la quantité d’information à stocker, du prix de

l’octet et du temps d’accès. Les mémoires centrales des ordinateurs sont à semi-conducteurs à

cause de leur temps d’accès de quelques dizaines de nanosecondes. On stocke les

informations à traiter sur des disques (optique, magnétique ou magnéto-optique) de bien plus

grande capacité ayant des temps d’accès de l’ordre de quelques millisecondes (à quelques

dizaines). La sauvegarde des disques et le stockage de longue durée utilisent des bandes

magnétiques qui ont une bonne fiabilité mais un temps d’accès séquentiel de l’ordre de la

minute.

2.1.2 Principe d’un microprocesseur

Les micro-ordinateurs de type PC (Personnal Computer) sont les principaux consommateurs

de mémoires (environ 50 % du marché des DRAM en 1997). Ils incorporent à la fois des

mémoires mortes qui contiennent les logiciels de démarrage du microprocesseur et des

mémoires vives où sont stockés les programmes utilisateurs. Comme le montre la figure

suivante, le microprocesseur possède :

• un bus d’adresses. Un bus est le regroupement d’un ensemble de broches. Si on a, par

exemple, 16 broches d’adresses numérotées A0, A1, A2, …, A15, on parle d’un bus

82

d’adresses sur 16 bits. Le bus d’adresses permet d’adresser une case mémoire particulière

pour en extraire ou y écrire une donnée.

• un bus de données. Il permet de lire ou bien d’écrire une donnée (sur 16 bits par exemple)

dans la mémoire.

• un bus de contrôle. Les signaux de contrôle permettent de donner des ordres aux boîtiers

périphériques comme par exemple l’ordre de lecture ou bien d’écriture dans une mémoire.

signauxde contrôle

busde données

busd’adresses

microprocesseur

ROM

RAM

Les deux chronogrammes suivants représentent les cycles de lecture et d’écriture d’un

microprocesseur 6802 de Motorola. Il s’agit certes d’un modèle obsolète mais qui nous suffira

pour comprendre les mécanismes de base des accès à la mémoire. On trouve sur ces

chronogrammes un signal d’horloge E, un signal indiquant qu’une adresse valide se trouve sur

le bus d’adresses VMA (Valid Memory Address), le signal de lecture/écriture WR/ ainsi que

les bus d’adresses et de données. La lecture des données en mémoire ( WR/ = 1) s’effectue de

la manière suivante. Les adresses sont valides un temps tAD après le front descendant de E.

Les données en sortie de la mémoire doivent apparaître un temps tDSR avant le front

descendant suivant de E pour que le microprocesseur puisse les lire correctement.

83

Lorsque le microprocesseur écrit des données en mémoire ( WR/ = 0), les adresses

apparaissent un temps tAD après le front descendant de E puis les données apparaissent un

temps tDDW après le front montant de E et sont maintenues un temps tH après le front

descendant suivant de E.

Le temps d’accès de la mémoire doit être choisi pour respecter les différents temps du

microprocesseur. La structure du microprocesseur va déterminer en grande partie les

différents signaux nécessaires à son bon fonctionnement.

2.1.3 Structure générale

Une mémoire comprend 4 classes de broches :

1. Une ou plusieurs broches pour les données (nommées généralement D0, D1, …, Dk-1).

2. Un bus d’adresses. La capacité de la mémoire doit être égal à 2largeur du bus. Par exemple,

une mémoire morte 256K nécessite 18 broches d’adresses car 218 = 256K.

3. Une ou plusieurs broches pour sélectionner le boîtier. Ces broches sont généralement

nommées CS0, CS1, … (Chip Select) ou bien CE0, CE1… (Chip Enable). Si le boîtier

n’est pas sélectionné, le bus de données reste à l’état haute impédance.

4. Des broches de commande comme par exemple l’autorisation de lecture ou d’écriture. Ce

signal peut exister sous la forme d’une seule broche, le signal de lecture/écriture WR/

(Read/Write) qui vaut 1 en lecture et 0 en écriture, ou bien de deux broches, le signal

d’autorisation d’écriture WE (Write Enable) et le signal d’autorisation de lecture OE

(Output Enable).

La structure interne d’une mémoire est composée de trois parties (voir la figure suivante). Les

circuits d’entrées-sorties et de contrôle (buffer d’entrées et de sorties, gestion de la sélection

du boîtier et gestion des opérations de lecture/écriture), le décodeur d’adresses (qui permet à

partir de l’adresse de sélectionner la bonne case mémoire) et la zone de stockage proprement

dite (où sont effectivement stockées les informations binaires).

84

bus dedonnéesK bits

lignes de sélection

busd’adresses

N bits ...

AN-1

A3

A2

A1

A0

.

.

.dé

cod

eur

d’a

dres

ses

élément destockage n°0

D0

DK-1

élément destockage n°1

élément destockage n°2N-1

buffersd’entrées-

sorties

circuit decontrôle

buff

ers

d’a

dres

ses

signaux decontrôle

En fait, cette structure simplifiée n’est utilisée que pour les mémoires de petites tailles. Quand

la capacité augmente, le nombre de portes utilisées pour réaliser le décodeur devient beaucoup

trop élevé. On utilise donc, comme sur la figure suivante, une organisation matricielle pour

ranger les éléments de stockage et deux décodeurs d’adresses : un décodeur de lignes Xn et un

décodeur de colonnes Yn. Nous verrons au §2.2 comment on accède aux données avec cette

structure de mémoire (l’accès aux données n’est pas représenté sur cette figure).

Y0 Y1 Y2 Y3

X3

X2

X1

X0

A3A2

A1

A0

déc

ode

ur

de li

gnes

ES 0-0

décodeur de colonnes

ES 0-1 ES 0-2 ES 0-3

ES 1-0 ES 1-1 ES 1-2 ES 1-3

ES 2-0 ES 2-1 ES 2-2 ES 2-3

ES 3-0 ES 3-1 ES 3-2 ES 3-3

85

2.1.4 Plan d’adressage

Il y a rarement un seul boîtier périphérique relié avec le microprocesseur. Chaque boîtier doit

donc posséder son adresse ou plus généralement sa plage d’adresses dans le cas d’une

mémoire. Elle doit être sélectionnée à l’aide des broches CS ou CE pour la zone mémoire qui

lui est affectée. On utilise pour cela un décodeur d’adresses qui va générer les signaux

permettant de sélectionner le bon boîtier à la bonne adresse, tous les autres boîtiers étant

désélectionnés à ce moment.

signaux desélection

sign

aux

de

con

trôl

e

bus

de d

onn

ées

bus

d’a

dre

sse

s

microprocesseur

décodeurd’adresses

2.1.5 Expansion en capacité

Prenons l’exemple de l’extension de la capacité d’une mémoire RAM. On souhaite réaliser

une mémoire de 4K x 4 bits à partir de mémoire 1K x 4 bits. Il faut monter en parallèle 4

boîtiers avec les lignes d’adresses A0-A9 et le signal d’autorisation de lecture/écriture mis en

commun. L’entrée de sélection CS est issue d’un décodeur d’adresses qui fournit une zone

d’adresses de 1K différente pour chaque boîtier selon le tableau suivant :

VMA A11 A10 A9-A0 zone d’adresses

Y0 1 0 0 X de 000000000000 à 001111111111

Y1 1 0 1 X de 010000000000 à 011111111111

Y2 1 1 0 X de 100000000000 à 101111111111

Y3 1 1 1 X de 110000000000 à 111111111111

86

Le schéma obtenu est alors le suivant :

écriture

validationd’adresses

Y0

Y1

Y2

Y3

signaux decontrôle

adresses

CS WR/

D0 … D3

CS WR/

CS WR/

CS WR/

décodeurd’adresses2 vers 4

A0-A9A10-A11

données

2.1.6 Expansion de la largeur du bus de données

La largeur du bus de données d’un microprocesseur est généralement de 4, 8, 16, 32 ou 64

bits ce qui ne correspond pas forcément à la largeur du mot de données des mémoires

disponibles. Si on veut augmenter la taille du mot d’une mémoire, il faut mettre en parallèle

un certain nombre de boîtiers, les signaux d’adresses, de sélection et de lecture/écriture étant

mis en commun. La largeur du mot est alors égale au nombre de bits de données de la

mémoire utilisée multiplié par le nombre de boîtiers mis en parallèle. Dans l’exemple suivant,

on réalise une mémoire 1K x 16 bits avec 4 boîtiers 1K x 4 bits.

87

données D0-D15

D4 … D7 D8 … D11 D12 … D15D0 … D3

signaux decontrôle

adresses A0-A9

CS R/W CS R/W CS R/W CS R/W

Les deux types d’expansion peuvent être utilisés simultanément pour étendre la capacité et la

largeur du mot de données.

2.2 La famille des ROM

2.2.1 ROM et PROM

2.2.1.1 Principe général

Une ROM est une mémoire à lecture seule qui est définitivement programmée au moment de

sa fabrication. Seule une très grande série permet d’en amortir le coût. Une PROM a

l’avantage d’être programmable sur site par l’utilisateur à l’aide d’un programmateur. Cette

solution est plus flexible, mais elle coûte plus chère pour la fabrication en série. L’architecture

interne de ces deux mémoires est identique, seul l’élément de stockage diffère. Le schéma

suivant nous montre la structure d’une ROM 64 x 4 bits.

D0 D1 D2 D3

CS

A5

A4

A3

A2

A1

A0

décodeurde lignes

décodeurde

colonnes

matrice destockage

plan mémoire 3

matrice destockage

plan mémoire 2

matrice destockage

plan mémoire 1

matrice destockage

8 x 8

plan mémoire 0

8

8

8

8

8

amplificateurs de lecture8

buffer

buffer 3 états

88

La fonction des différentes parties est la suivante :

• Les buffers d’adresses servent à adapter les niveaux de tension du bus aux niveaux de

tension requis dans la mémoire.

• Les décodeurs de lignes et de colonnes permettent de sélectionner l’élément de stockage.

• Les matrices de stockage réalisent la mémorisation proprement dite. Chaque plan

mémoire correspond à un bit de donnée.

• Les buffers de données (trois états) fournissent les courants nécessaires pour attaquer le

bus de données.

• Les amplificateurs de lecture servent à amplifier le signal (qui peut être assez faible) issu

de l’élément de stockage pour l’amener à un niveau compatible avec les buffers de sortie.

Le schéma suivant montre le détail des amplificateurs de lecture et du buffer de sortie

pour un plan mémoire 4x4 :

D0

CS

décodeurde

colonnes

Colonnes de la matricede stockage du bit 0

Amplificateur de lectureavec commande trois états

Buffer de sortie trois états

A2

A3

La fonction logique réalisée par l’ensemble formé du décodeur de colonnes, des

amplificateurs de lecture et du buffer de sortie peut être vue comme un multiplexeur 4

vers 1 commandé par les adresses A2 et A3.

La figure suivante montre deux éléments de stockage utilisés dans le passé pour réaliser une

ROM : la diode et le transistor bipolaire. S’il correspond à une valeur 1, l’élément de stockage

réalise la connexion entre la ligne et la colonne correspondant à une adresse. Dans le cas de la

89

diode, si la ligne vaut 1, alors la diode conduit et le niveau 1 se trouve appliqué sur la colonne.

Si la cathode de la diode n’est pas reliée à la colonne, alors l’élément binaire mémorisé vaut 0.

La connexion ou l’absence de connexion est réalisée par masque lors de la fabrication du

circuit intégré. Dans les mémoires bipolaires, on remplace la diode par un transistor bipolaire.

La ligne est alors reliée à la base et le collecteur à Vcc. Dans le cas d’un bit à 1, l’émetteur est

relié à la colonne alors qu’il est en l’air dans le cas d’un bit à 0.

R R R R

Vcc

Vcc Vcc

VccLignes de lamatrice destockage

Colonnes de la matricede stockage à diodes

Colonnes de la matrice destockage à transistors

Les ROM sont aujourd’hui principalement réalisées en technologie CMOS (il suffit de

remplacer le transistor bipolaire dans le dessin ci-dessus par un transistor MOSFET). Dans le

cas de prototypes ou de petites séries, il n’est pas rentable de faire fabriquer une ROM chez

un fondeur. On préfère alors utiliser une ROM programmable sur site ou PROM.

L’architecture de la PROM est identique à celle de la ROM, sauf qu’un fusible réalisait la

connexion entre l’élément de stockage et la colonne. Pour programmer une PROM, on devait

faire circuler un courant assez fort (20 à 30 mA) pour faire fondre les fusibles selon les

valeurs à stocker. La programmation était effectuée à l’aide d’un programmateur de PROM

qui vérifiait aussi l’exactitude de la programmation. La figure suivante montre deux exemples

d’éléments de stockage utilisés dans le passé pour réaliser une PROM à fusibles : la diode et

le transistor bipolaire.

90

R R R R

Vcc

Vcc Vcc

VccLignes de lamatrice destockage

Colonnes de la matrice Colonnes de la matrice

Les PROM bipolaires ou MOS sont aujourd’hui obsolètes. Leur technologie de fabrication

n’évolue plus depuis les années 80 et elles sont remplacées depuis longtemps par les

mémoires Flash. Par contre, les ROM sont toujours utilisées en technologie CMOS pour les

grandes séries.

2.2.1.2 Exemple : la 82S129A de Philips

Philips est resté longtemps un des rares constructeurs à avoir encore à son catalogue des

PROM bipolaires (pour la maintenance des équipements militaires notamment). C’est

aujourd’hui fini. La 82S129A est une PROM TTL bipolaire 256 x 4. Son temps d’accès est

égal à 35 ns. Elle existe en boîtier DIP ou Flat Pack 16 broches. Sa consommation est

supérieure à 100 mA. Son architecture interne est la suivante :

91

Le chronogramme suivant montre une opération de lecture en mode simplifié (avec CE en

permanence à 0) :

Le temps tAA correspond au temps d’accès de la mémoire.

2.2.2 EPROM et OTP


Le principal inconvénient de la PROM est sa programmation définitive. Son seul avantage sur

la ROM est sa programmation sur site. L’idée de concevoir une ROM programmable

plusieurs fois est apparue très rapidement. Dès 1971, Intel inventait le transistor FAMOS

(Floating gate Avalanche injection MOS). Ce transistor permettait de réaliser les premières

EPROM (Erasable PROM) programmables électriquement et effaçables aux rayons

ultraviolets. La structure interne d’une EPROM est identique à celle d’une ROM, le transistor

MOS de l’élément de stockage étant remplacé par un transistor FAMOS. Il y a aussi de la

logique supplémentaire pour la programmation. La figure suivante montre que le transistor

FAMOS possède deux grilles. La grille supérieure est utilisée pour la sélection et est

connectée au décodeur de ligne. La grille inférieure entre la grille de sélection et le substrat

est dite flottante car elle n’est reliée à rien. Elle est entièrement isolée par l’oxyde de silicium

(SiO2).

92

La programmation de la cellule (voir figure suivante) est réalisée en appliquant une tension

positive élevée sur le drain et sur la grille de commande (≈ 12.5 V) alors que la source est à la

masse. Les électrons qui apparaissent alors dans le canal, soumis à un champ électrique grille-

canal élevé passe à travers l’isolant dans la grille flottante par effet d’avalanche. On appelle ce

phénomène l’injection d’électrons chauds car les électrons doivent avoir une énergie

suffisante pour franchir la barrière d’énergie de 3.2 eV se trouvant à l’interface entre le

substrat et l’isolant. Comme la grille flottante se charge négativement, elle tend à repousser

les électrons et à mettre fin au transfert. Le processus de programmation est donc auto-

limitatif et tend à s’arrêter de lui-même.

La cellule est entièrement effacée par une exposition aux rayons ultraviolets (longueur d’onde

égale à 253.7 nm) qui accroissent l’énergie des électrons stockés dans la grille flottante

jusqu’à ce qu’elle dépasse la barrière d’énergie de 3.2 eV existant entre la grille flottante et

l’isolant. Les électrons quittent alors la grille qui redevient électriquement neutre, toutes les

cellules étant programmées à l’état logique 1. Le boîtier d’une EPROM doit nécessairement

posséder une fenêtre transparente en quartz pour laisser passer les rayons ultraviolets.

L’effacement peut aussi être causé accidentellement par la lumière du jour ou la lumière

électrique fluorescente. Pour éviter ce phénomène, un adhésif opaque doit être appliqué sur la

fenêtre transparente après programmation. Le durée normale d’effacement avec un appareil

du commerce (effaceur d’EPROM) est d’environ 30 minutes. La programmation d’une

EPROM s’effectue à l’aide d’un appareil appelé programmateur d’EPROM.

La charge stockée sur la grille flottante lors de la programmation modifie la valeur de la

tension de seuil VT du transistor FAMOS. Dans l’état non programmé, la tension de seuil est

faible et le transistor devient passant quand il est sélectionné. Dans l’état programmé avec

stockage de charges dans la grille flottante, la charge négative stockée s’oppose à la création

93

de la couche d’électrons formant le canal. La tension de seuil est donc plus élevée et le

transistor ne devient pas passant quand il est sélectionné. La figure suivante montre à gauche

les courbes de courant de drain en fonction de la tension de grille pour un transistor FAMOS

programmé (état logique 0) et non-programmé (état logique 1) et à droite l’insertion d’un

transistor FAMOS entre une ligne et une colonne.

colonne

Vcc

ligne

Quand une charge Qfg est stockée dans la grille flottante, la tension de seuil est décalée de la

quantité g

fgT C

Q∆V = où Cg est la capacité entre les deux grilles. L’oxyde de silicium étant un

très bon isolant, la grille flottante ne se décharge quasiment pas au cours du temps. La durée

de rétention de l’information est supérieure à 10 ans pour une température de 70 °C. Le

nombre maximum de cycles de programmation est supérieur à 1000. Le prix de revient de

cette mémoire permanente, fiable et très répandue est assez faible puisqu’elle utilise une

cellule de stockage à un seul transistor. C’est le boîtier la partie la plus coûteuse d’une

EPROM à cause de la fenêtre en quartz qui nécessite obligatoirement un boîtier céramique

dont le prix est bien supérieur à un boîtier plastique. C’est le prix de la reprogrammation.

Cette fonctionnalité est très utile pendant la mise au point d’un système électronique, mais

elle ne sert plus à rien lors de la production en série. Les fabricants d’EPROM ont donc créé

les mémoires programmables une fois ou OTP (One Time Programming) qui sont strictement

identiques aux EPROM, mais encapsulées dans un boîtier plastique qui les rend non effaçable.

Cette approche présente de nombreux avantages :

• Baisse du prix de revient par rapport à une EPROM,

• Utilisation du même programmateur que pour une EPROM,

• Caractéristiques électriques identiques à celle de l’EPROM correspondante.

94

Tous les fabricants ont proposé les EPROM dans les deux versions UVPROM et OTP. Pour

une fois, les fabricants se sont entendus lors de la création de cette famille de mémoire et ont

adopté des brochages identiques et des appellations compatibles. Ainsi, une 2764 est une

mémoire 64 Kbits (8K x 8) et une 27512 une 512 Kbits (64K x 8). Au-dessus de 1 Mbits, la

situation se complique car les mémoires peuvent être organisées en mots de 8 ou 16 bits. Une

27010 devient alors une 128K x 8 alors qu’une 271024 est une 64K x 16.

2.2.2.2 Exemple : la 27C1024 d’AMD

Cette technologie, très utilisée dans les années 1980 est largement en fin de vie. On trouvait

chez AMD une gamme d’EPROM allant de la 27C64 (8K x 8) à la 27C4096 (256K x 16) en

UVPROM ou en OTP. L’AM27C1024 était une EPROM CMOS 64K x 16 alimentée en 5 V

dont le temps d’accès est compris entre 55 ns et 250 ns. Elle existait en boîtier DIP 40 broches

ou PLCC 44 broches. Sa consommation était égale à 30 mA en fonctionnement typique et

descendait à 100 µA en mode stand-by (boîtier non sélectionné). Le diagramme de blocs de

cette mémoire est le suivant :

Un signal important, OE fait son apparition. En effet, il faut maintenant pouvoir écrire des

données via le bus de données de la mémoire pour la programmer. Le signal OEpermet :

• au niveau bas, la sortie de la donnée sur 16 bits à l’adresse indiquée sur le bus d’adresse.

• au niveau haut, l’écriture d’une donnée sur 16 bits à l’adresse indiquée sur le bus

d’adresse. Le bus de données est alors à l’état haute impédance.

95

Le chronogramme suivant montre une opération de lecture (le temps tACC correspond au

temps d’accès de la mémoire).

Du fait de la technologie utilisée, la programmation d’une cellule EPROM n’est pas

forcément bonne du premier coup. Elle doit être suivie d’une phase de vérification, puis

recommencée en cas d’échec. Il y a donc un algorithme de programmation implanté dans le

programmateur d’EPROM qui a la charge de garantir la validité de la programmation

complète du composant. La durée minimale (toutes les écritures étant bonnes du premier

coup) pour programmer entièrement la mémoire est égale à 8 secondes. Un cycle de

programmation/vérification s’effectue en présentant le mot de 16 bits à programmer sur les

sorties de l’EPROM, en mettant PGMà l’état bas et en respectant le chronogramme suivant :

Une signature électronique permet d’identifier automatiquement le fabricant ainsi que le type

de l’EPROM. Il suffit de mettre OEet CE à l’état bas, d’appliquer 12 V sur A9 et 0 V sur A0

pour obtenir 01 sur les données, ce qui correspond au code d’AMD. En appliquant ensuite

96

12 V sur A0, on lit le code du circuit 8C en sortie. Ces codes sont destinés à permettre la

reconnaissance automatique du circuit par le programmateur d’EPROM.

2.2.3 EEPROM


Le principal inconvénient de l’EPROM est d’être obliger de la retirer de l’équipement pour

pouvoir l’effacer puis la reprogrammer. L’EEPROM (Electrically Erasable PROM) ou

E2PROM a été inventée pour pouvoir être reprogrammée dans l’équipement : c’est ce que l’on

appelle l’ISP (In Situ Programming). Pour cela, le transistor FAMOS a été modifié pour

pouvoir être effacé et programmé électriquement. Cette nouvelle cellule de stockage a été

inventée par Intel au début des années 80 et s’appelle FLOTOX (FLOating gate Tunnel

OXide). La charge et la décharge de la grille flottante utilisent maintenant l’effet tunnel ou

FOWLER-NORDHEIM. Dans la cellule FAMOS, on communiquait aux électrons se trouvant

dans le canal une énergie suffisante pour passer par-dessus la barrière d’énergie de 3.2 eV

existant entre la grille flottante et le substrat (voir figure de gauche ci-dessous). Dans la

cellule FLOTOX, on utilise l’effet tunnel pour faire passer les électrons au travers de la

barrière d’énergie (voir figure de droite ci-dessous).

Avalanche : au-dessus de la barrière d’énergie Tunnel : au travers de la barrière d’énergie

On les appelle des électrons froids. L’effet tunnel à électrons froids est un effet dû à la

mécanique quantique qui permet aux électrons de traverser la barrière de 3.2 eV alors que leur

97

énergie est inférieure à cette barrière. Il ne se produit que si l’épaisseur de la zone à traverser

est suffisamment faible. La figure ci-dessous montre la structure du transistor de stockage. On

a toujours deux grilles, une grille flottante isolée dans l’oxyde de silicium et une grille de

contrôle se trouvant juste au-dessus. L’épaisseur de SiO2 entre le drain et la grille flottante est

suffisamment faible pour permettre l’effet tunnel.

En mode écriture ou programmation (voir figure de gauche ci-dessous), la grille de contrôle

est mise à la masse alors que le drain est connecté à une tension positive élevée. Les électrons

quittent la grille flottante et passe dans le drain par effet tunnel. La grille se charge alors

positivement et le transistor devient passant. Cela correspond à un état logique 0. En mode

effacement (voir figure de droite ci-dessous), la grille de contrôle est mise à un potentiel élevé

alors que le drain est à la masse. Les électrons passent du drain dans la grille flottante par effet

tunnel. La grille se charge alors négativement et le canal dans le transistor disparaît. Cela

correspond à un état logique 1.

En fait, à la différence du FAMOS, le transistor à structure FLOTOX n’a pas de grille de

sélection, mais une grille de contrôle pour la programmation et l’effacement. On doit donc

obligatoirement lui associer un transistor de sélection pour constituer une cellule de stockage

comme dans la figure suivante :

98

On peut alors représenter sur la figure ci-dessous une partie de la matrice de stockage (une

ligne, deux colonnes). On retrouve à gauche le mode effacement et à droite le mode

programmation. La lecture se fait directement en haut de la colonne en laissant en l’air la

ligne de programmation. La résistance de pullup en haut de la colonne n’est pas représentée.

Cette mémoire peut être effacée octet par octet et n’est alimentée qu’en 5 V, car les tensions

élevées de programmation sont générées par des pompes de charges internes au circuit (les

courants sont faibles grâce à l’effet tunnel). La durée de rétention est identique à celle d’une

EPROM et la mémoire supporte jusqu’à 100000 cycles de programmation ou d’écriture.

Cette famille de mémoire paraît parfaite puisqu’elle apporte de grandes améliorations à la

famille des EPROM et peut être utilisée comme une RAM statique lente. Elle souffre

cependant de deux défauts rédhibitoires :

• Le processus de fabrication de la fine couche d’oxyde entre le drain et la grille flottante

est délicat à réaliser.

• La cellule de stockage utilise deux transistors au lieu d’un seul pour l’EPROM, donc la

surface de silicium utilisée est plus importante.

99

Pour ces deux raisons, le coût des E2PROM est trop élevé et n’a pas pu prétendre au

remplacement des EPROM. Il ne reste plus que quelques fabricants spécialisés comme Xicor

pour en commercialiser (2005). Les E2PROM existent soit sous forme parallèle comme les

EPROM, soit sous forme série. On retrouve cette dernière famille, généralement de capacité

assez réduite, dans tous les appareils où il est nécessaire de sauvegarder une configuration

(sauvegarde de la programmation des chaînes d’un téléviseur par exemple). Sous leur forme

parallèle, elles ont été remplacées par les mémoires flash qui sont beaucoup moins chères.

Elles avaient toutefois l’avantage d’être programmables octet par octet (il n’y a pas de phase

d’effacement), d’être alimentées uniquement en 5 V et d’avoir un fonctionnement assez

simple (comme une SRAM lente), ce qui est loin d’être le cas pour les mémoire Flash.

2.2.3.2 Exemple : la X28C010 de XICOR

On trouvait chez XICOR (2005) une gamme d’E2PROM allant de la X2804 (512 x 8) à la

X28C010 (128K x 8). La X28C010 était une E2PROM CMOS 128K x 8 alimentée en 5 V

dont le temps d’accès était compris entre 120 ns et 250 ns. Elle existait en boîtier DIP 32

broches, PLCC, TSOP ou PGA. Sa consommation était égale à 50 mA en fonctionnement

typique et descendait à 500 µA en mode stand-by. Le diagramme de blocs de cette mémoire

était le suivant :

100

Le chronogramme suivant montre une opération de lecture (le temps tAA correspond au temps

d’accès de la mémoire). On retrouve le signal OEpour pouvoir écrire une donnée dans la

mémoire.

La programmation peut s’effectuer octet par octet. Il faut alors attendre 10 ms maximum entre

deux écritures (temps tWC). Le cycle d’écriture par octet est le suivant :

101

L’écriture peut aussi être réalisée en mode rafale en écrivant non plus octet par octet mais par

page allant jusqu’à 256 octets. La durée totale d’écriture d’une page est égale à 10 ms

maximum (40 µs max. par octet). La durée maximale nécessaire pour programmer

entièrement la mémoire est alors égale à 5 secondes. Le chronogramme suivant montre un

cycle d’écriture par page :

Cette mémoire possède aussi une protection logicielle contre l’écriture. Il suffit pour cela

d’écrire AA à l’adresse 5555, puis 55 à l’adresse 2AAA et enfin A0 à l’adresse 5555 en mode

d’écriture par page. La mémoire est alors protégée en écriture. Une séquence similaire permet

de retirer la protection en écriture.

2.2.4 Flash EEPROM


A la fin des années 1980, plusieurs sociétés ont mis au point des procédés permettant

d’effacer électriquement la cellule EPROM. Le terme flash est venu du fait que ces mémoires

n’étaient effaçables qu’en une seule fois dans leur totalité. Quoique ces mémoires soient

rapidement devenues effaçables par section, le nom est resté. L’objectif de la cellule flash (qui

fait partie de la famille des E2PROM) est de supprimer le transistor de sélection de la cellule

FLOTOX de façon à retrouver le coût d’une EPROM tout en gardant bien entendu la

programmation et l’effacement électrique. Il n’existe pas une seule structure de cellule

commune à tout les fabricants. La figure ci-dessous montre les principales cellules utilisées :

102

La cellule (a) (INTEL) est directement dérivée du transistor FAMOS, mais avec une plus fine

épaisseur de SiO2 entre la grille flottante et le drain. La programmation s’effectue par

avalanche et l’effacement par effet tunnel. Les trois autres cellules sont différents essais visant

à intégrer le transistor de sélection de la cellule FLOTOX dans le transistor de stockage. La

grille est coupée en deux, une moitié sert à la programmation, l’autre moitié sert à la sélection.

On appelle cela le concept « split gate ». La cellule (b) (TOSHIBA) utilise l’effet d’avalanche

pour la programmation et l’effacement, la cellule (c) (SEEQ) utilise l’effet d’avalanche pour

la programmation et l’effet tunnel pour l’effacement. Ces trois cellules nécessitent une tension

externe de 12 V pour la programmation alors que la cellule (d), programmée et effacée par

effet tunnel, ne nécessite qu’une tension unique égale à 5 V (les autres tensions peuvent être

générées en interne dans le circuit par des pompes de charges). Les mémoires flash ont la

même durée de rétention de l’information que les EPROM (10 ans à 70 °C) et supporte

jusqu’à 100000 cycles d’effacement (ou programmation).

Le tableau suivant indique le nombre de transistors nécessaires à la réalisation d’une cellule

de stockage pour différentes familles de mémoires :

103

La cellule flash a, comme la cellule FAMOS d’une EPROM, les plus petites dimensions.

Comme le prix de la mémoire est directement proportionnel à la surface de silicium occupée,

on comprend aisément l’intérêt énorme de la technologie flash pour les constructeurs (et leurs

clients). De plus, on a réussi à stocker 2 bits par cellule (voir figure suivante) sans trop

modifier le transistor de stockage et on peut atteindre trois bits par cellules sans modifier (ou

fort peu) la surface de la puce. On parle de MLC (Multi Level Cell) quand on stocke plusieurs

bits par cellule ou de SLC (Single Level Cell) quand on stocke un seul bit par cellule.

Cette technologie, la StrataFlash chez INTEL, permet dès aujourd’hui de doubler la densité

des mémoires flash et de réaliser des densités supérieures aux RAM dynamiques. Les

principales applications des mémoires flash sont :

• Le remplacement des PROM dans les applications informatiques (Flash NOR).

• Le stockage de données (Flash NAND). On utilise des mémoires flash pour réaliser des

systèmes de stockage pour les appareils portables (exemple : les cartes mémoire pour

appareils photo numériques) ou encore des clefs USB ou bien des disques durs à état

solide SSD.

2.2.4.2 Exemple : la 28F010 d’INTEL

En 2005, on trouvait chez INTEL cinq familles de mémoires flash (NOR) :

• La famille « bulk erase » qui s’efface en intégralité. La gamme va de la 28F010 (128K x

8) à la 28F020 (256K x 8).

• La famille « flash file » qui est découpée en sections de 64 Ko et s’efface par section. La

gamme va de la 28F08SA (1M x 8) à la 28F032 (4M x 8 ou 2M x 16).

104

• La famille « boot block » qui possède une section spéciale bloquée en écriture pour

contenir le programme de démarrage d’un microprocesseur. La gamme va de la

28F001BX (1M x 8) à la 28F160B3 (1M x 16).

• La famille « strataflash » qui contient 2 bits par cellule de stockage. La gamme va de la

28F320 (4M x 8 ou 2M x 16) à la 28F640 (8M x 8 ou 4M x 16).

• La famille « high performance fast flash » qui prétend se substituer à la DRAM pour

l’exécution des programmes d’un microprocesseur. Il n’existe qu’un circuit, le 28F016X

(2M x 8 ou 1M x 16).

La 28F010 est une mémoire flash CMOS 128K x 8 dont le temps d’accès est compris entre 65

et 200 ns, alimentée en 5 V mais nécessitant une tension externe de programmation égale à

12 V. Elle existe en boîtier 32 broches DIP, PLCC et TSOP. Sa consommation est égale à 10

mA en fonctionnement typique et descend à 50 µA en mode stand-by. Le diagramme de blocs

de cette mémoire, plus complexe que pour les mémoires précédentes se trouve ci-dessous.

Le fonctionnement de cette mémoire est bien plus complexe que les EPROM et les E2PROM.

Par exemple, la simple écriture d’une donnée dans la mémoire FLASH est assez

problématique. En effet la mémoire s’efface par bloc ou en totalité. Il faut donc lire le bloc qui

contient la donnée à modifier, le stocker en RAM, modifier la donnée dans la RAM, effacer

105

l’ancien bloc puis écrire le nouveau bloc dans la FLASH. De plus, l’effacement est un

processus assez lent, plusieurs secondes pour une mémoire FLASH complète. Lorsque la

tension appliquée sur la broche VPP est égale à 0, la mémoire est en mode lecture et on a alors

le chronogramme suivant où tAVQV est le temps d’accès :

Lorsque la tension appliquée sur la broche VPP est égale à la tension de programmation, on

accède à un registre interne dans lequel on peut écrire des codes qui activent alors les

différents modes de programmation et d’effacement (voir le tableau suivant).

On voit qu’il n’est pas nécessaire de prévoir une commutation de la haute tension de

programmation sur la broche VPP pour passer du mode lecture au mode

programmation/effacement, puisqu’on peut lire la mémoire (code 00) lorsque VPP est actif

(c’est d’ailleurs le mode par défaut). Cela permet de simplifier le circuit imprimé où se trouve

placé la mémoire flash.

106

Les modes de programmation et d’effacement sont plutôt complexes à mettre en œuvre. Pour

les utiliser, il faut se servir d’algorithmes rapides dont les organigrammes sont les suivants :

Algorithme « quick pulse programming » Algorithme « quick erase »

Ces algorithmes doivent être connus du programmateur d’EPROM. En cas de programmation

dans l’équipement, c’est le rôle du microprocesseur (ou du microcontrôleur) qui pilote ces

mémoires de générer les séquences nécessaires à l’aide d’un programme approprié. Cette

mémoire flash incorpore, comme une EPROM, une signature électronique lui permettant

d’être reconnue automatiquement par un programmateur.

2.2.4.3 Les mémoires Flash : structure NOR et stru cture NAND

Toutes les mémoires Flash que nous avons vues précédemment sont des mémoires de type

NOR (Intel 1988). C’est la structure naturelle d’une mémoire. Toshiba a inventé en 1989 une

autre structure de mémoire qui n’existe qu’en mémoire Flash : la NAND. Utilisée de manière

107

anecdotique pendant très longtemps, elle a aujourd’hui supplanté la NOR grâce à son domaine

de prédilection, le stockage des données (cartes mémoires, clefs USB, …). En 2005, les

ventes de Flash NAND ont dépassé les ventes de Flash NOR. Voici la structure interne des

portes NAND et NOR :

Porte NAND : les transistors N sont en série

Porte NOR : les transistors N sont en //

La mémoire EPROM utilise une structure traditionnelle à architecture NOR. Tous les drains

des transistors FAMOS sont reliés en parallèle sur la colonne comme les transistors canal N

sur la sortie Z de la porte NOR :

108

Pour les Flash, une autre structure existe, la structure NAND. On met en série 8, 16 ou 32

transistors de stockage dans une cellule qui est connectée à la colonne à son extrémité. Il y a

de nombreuses cellules connectées sur une colonne (Bit line). La source est reliée à la masse

et il y a une résistance de pullup en haut de la colonne :

Comme pour une EPROM, le transistor de stockage a deux courbes Id = f(VGS).

V lecture Vpassant

Sélection cellule

0

V lecture

Vpass

Vpass

Vpass

Vpass

Vpass

Vpass

Vpass

109

Prenons l’exemple d’une lecture. Pour lire l’état d’un transistor d’une cellule, on va

sélectionner la cellule, puis appliquer sur tous les transistors une tension Vpassant (ce qui va les

faire conduire) sauf sur celui dont on veut lire l’état. Sur le transistor en cours de lecture, on

applique une tension Vlecture. On aura donc sur la colonne soit 0 soit 1 suivant l’état du

transistor. On passe ensuite au transistor suivant. On va donc lire ainsi tous les transistors de

la cellule. La programmation et l’effacement se déroule de la même manière par effet tunnel,

avec des niveaux de tension différents :

Qu’est-ce qu’on gagne à utiliser cette structure NAND ? De la surface notamment car le

contact entre un transistor et une colonne consomme la moitié de la surface d’une cellule flash

NOR. De plus, la cellule Flash NAND utilise uniquement l’effet tunnel, donc les courants mis

en œuvre sont faibles :

NOR NAND

programmation avalanche tunnel

effacement tunnel tunnel

Surface transistor (90 nm) 0.081 µm2 0.045 µm2 (absence contact avec Bit line)

Au final, voici un tableau comparatif général (données 2006) :

110

L’amélioration est spectaculaire sur la programmation et l’effacement :

Mais cela se fait au prix d’une bien plus grande complexité d’utilisation. Pour régler ce

problème, l’interface de la Flash NAND a été entièrement changée par rapport à la Flash

NOR. Notamment, le bus d’adresse a disparu. En fait, la gestion des adresses se fait à

l’intérieur de la mémoire et on peut voir la Flash NAND comme un enregistreur de données

par pages (quelques kilos octets), chacune des pages devant être identifiée lors de l’écriture et

de la lecture. L’effacement est réalisé par bloc (quelques dizaines de pages). L’inconvénient a

donc été transformé en avantage, car l’interface peut rester la même quelle que soit la capacité

de la mémoire. En 2010, une Flash NAND MLC atteint une capacité de 128 Gbits.

111

2.3 La famille des RAM

2.3.1 RAM statique


Il existe deux familles de cellules de stockage qui sont utilisées dans toutes les mémoires de

type RAM : la cellule RAM dynamique qui doit être rafraîchie régulièrement pour garder la

donnée en mémoire et la cellule RAM statique qui ne nécessite pas de rafraîchissement. Cette

dernière est constituée de 6 transistors (voir figure ci-dessous). Les transistors T1 à T4

forment les deux inverseurs CMOS qui sont rebouclés pour constituer la bascule qui va

mémoriser le bit. Les transistors T5 et T6 permettent de sélectionner la cellule de stockage

afin de lire ou d’écrire un bit.

T6

T5

Bit line

Wordline

Bit line

Cellule de stockage SRAM CMOS Schéma équivalent

En se reportant au §2.1.3 sur la structure générale d’une mémoire, on voit que la rangée Xn

s’appelle « word line » et la colonne Yn s’appelle « bit line ». Les lignes bit et bit sont

connectées à toutes les cellules d’une même colonne et la ligne word est reliée à toutes les

cellules d’une même rangée. La figure suivante vous montre la structure simplifiée d’une

RAM statique 16K x 1.

112

X127

La paire de transistors MOS Sn permet de sélectionner la colonne n. La sélection d’une

cellule se réalise donc en rendant passant cette paire de transistors ainsi que les deux

transistors de sélection de rangée T5 et T6. Pour effectuer une lecture de la cellule

sélectionnée, il suffit alors de lire le bit de donnée disponible sur les lignes bit et bit . Quand

on souhaite écrire un bit dans la cellule sélectionnée, il y a deux possibilités :

• Soit le bit de donnée à écrire est identique à celui mémorisé dans la bascule et rien ne

change.

• Soit le bit de donnée à écrire est différent de celui mémorisé et il faut que la bascule

change d’état. Supposons que bit = 1 (bit = 0). Cela implique que T3 et T2 sont passants

alors que T1 et T4 sont ouverts. On veut écrire bit = 0 (bit = 1). Le niveau 0 est appliqué

sur la grille de T2, T4 et T4 devient passant (et T2 ouvert). La grille de T1, T3 passe donc

à 1 et T1 devient passant (et T3 ouvert). Lorsque l’on désélectionne la cellule, l’état est

stable et reste mémorisé.

113

La figure suivante montre la structure d’une SRAM y compris les buffers d’écriture et les

amplificateurs de lecture. La broche I/O est la broche d’entrée/sortie de la donnée.

Le temps d’accès d’une mémoire SRAM est égal au temps de propagation dans les décodeurs

d’adresses plus le temps de commutation de la bascule dans la cellule de stockage. C’est la

plus rapide des mémoires avec des temps d’accès de l’ordre de quelques nanosecondes. Hélas,

comme le montre le tableau du §2.2.4.1, c’est aussi la mémoire qui nécessite la plus grande

surface de silicium par bit stocké. Elle est donc chère. Cependant, l’inverseur CMOS est le

premier élément que l’on met au point quand on change de technologie. C’est donc une

mémoire facile à fabriquer et facile à intégrer dans un circuit logique.

114

2.3.1.2 Exemple de SRAM asynchrone : la CY7C1009 de CYPRESS

On trouve en 2010 chez CYPRESS une gamme de SRAM asynchrone (sans horloge) allant de

1k x 4 à 2M x 16. La CY7C1009 est une SRAM CMOS 128K x 8 alimentée en 5 V dont le

temps d’accès est égal à 10 ns. Elle existe en boîtier SOJ ou TSOP 32 broches. Sa

consommation maximale est égale à 80 mA et descend à 3 mA en mode stand-by. Le

diagramme de blocs de cette mémoire est le suivant :

De toutes les mémoires avec lecture/écriture, les SRAM sont les plus simples à utiliser. Le

chronogramme suivant montre une opération de lecture (le temps tACE correspond au temps

d’accès de la mémoire) :

115

Le chronogramme suivant montre un cycle d’écriture (le temps tWC correspond à la durée d’un

cycle complet d’écriture) :

2.3.1.3 Exemple de SRAM synchrone : la CY7C1480BV25 de CYPRESS

Historiquement, la plupart des SRAM étaient bâties sur le modèle précédent où les signaux

sont asynchrones les uns par rapport aux autres, c'est-à-dire sans horloge pour cadencer les

transferts. Quand les temps d’accès ont commencé à diminuer et à descendre sous les 10 ns, il

a fallu utiliser une horloge pour faciliter leur utilisation. En effet, la synchronisation, si elle ne

rend pas la mémoire plus rapide, permet d’atteindre beaucoup plus facilement la fréquence

maximale de fonctionnement de la mémoire. Certains modèles réalisent un transfert par cycle

d’horloge (Single Data Rate : SDR), d’autres 2 transferts par cycle d’horloge (Double Data

Rate : DDR) voir 4 transferts par cycle d’horloge (Quadruple Data Rate : QDR). On augmente

ainsi le débit tout en conservant la même fréquence d’horloge sur la carte. Cela permet

116

d’avoir une meilleure intégrité du signal d’horloge ainsi qu’une meilleure Compatibilité

Electro Magnétique (meilleure CEM car les rayonnements sont plus faibles) que si on

doublait (ou quadruplait) la fréquence de l’horloge.

La CY7C1480BV25 est une Pipelined Sync SRAM 2M x 36 alimentée en 2.5 V et

fonctionnant entre 167 et 250 MHz. Montée dans un boitier Fine Pitch BGA, elle comporte

165 broches. Son schéma de principe (Block diagram) est plus compliqué que le précédent.

Tous les signaux entrants et sortants sont maintenant synchronisés par l’horloge CLK sauf

l’ OE qui agit directement sur les buffers de sortie pour mettre le bus de données à l’état Z

haute impédance et le signal ZZ qui place la mémoire en mode veille rapide.

Cette mémoire possède plus de signaux de contrôle que le modèle asynchrone. Les signaux

dont le nom commence par BW sont les validations d’écriture (plusieurs modes sont

possibles : octet par octet (A, B C ou D) ou mot par mot (36 bits)) et ceux qui commencent

par AD servent pour le mode burst (mode rafale avec incrémentation automatique de

l’adresse). Voici un exemple de cycle lecture/écriture :

117

2.3.2 RAM statique double port


Une SRAM double port a l’aspect extérieur suivant :

busde données

droit

busd’adresses

droit

Sélection de boîtier gauche

busde données

gauche

busd’adresses

gauche RAMStatique

Double port

Lecture/écriture gauche

Sélection de boîtier droit

Lecture/écriture droit

Signaux d’arbitrage

Port gauche Port droit

118

Deux ports indépendants, gauche et droit, permettent l’accès à la mémoire. Chaque côté peut

être sélectionné indépendamment et utilisé de manière autonome. Les éventuels signaux

d’arbitrage servent à gérer le cas où les deux côtés essaient d’écrire en même temps dans la

même case mémoire ou bien quand un côté essaie de lire une case alors que l’autre côté est en

train d’écrire dedans. Pour réaliser ce type d’architecture, la cellule RAM statique doit être

modifiée de la manière suivante :

On a maintenant deux lignes de sélection de rangée, « WORDl line » (l : left) pour le port

gauche et « WORDr line » (r : right) pour le port droit, et deux paires de lignes de sélection de

colonne, « BITl line, lineBITl » pour le port gauche et « BITr line, lineBITr » pour le port

droit. Chaque côté possèdant son propre décodeur d’adresses, on accéde indépendamment à la

cellule de stockage par chaque port.

Cette mémoire de type SRAM est rapide (temps d’accès de l’ordre de 10 ns). On utilise des

mémoires double port quand on veut faire communiquer rapidement deux systèmes qui

utilisent des horloges différentes ; par exemple, partager une zone mémoire entre deux DSP.

On les utilise aussi dans les cartes graphiques d’ordinateur (mais pas forcément des modèles

basés sur de la SRAM).

2.3.2.2 Exemple : la CY7C009 de CYPRESS

On trouve en 2010 chez CYPRESS une gamme de SRAM double port asynchrone allant de

1K x 8 à 1M x 36). La CY7C009 est une SRAM double port CMOS 128K x 8 alimentée en

3,3 V dont le temps d’accès est compris entre 15 et 25 ns. Elle existe en boîtier QFP 100

broches. Sa consommation typique est égale à 115 mA et descend à 10 µA en mode stand-by.

Elle possède deux ports indépendants plus des signaux d’arbitrage. Le diagramme de blocs de


119

Le nombre de broches (100) est plutôt élevé. Le tableau suivant donne la signification

succincte des différents signaux :

• Lignes 1 à 5 : bus d’adresses, de données et de contrôle des deux ports.

• Lignes 6 et 7 : signaux d’interruptions et sémaphores servant à la communication port à

port.

• Ligne 8 : signal d’arbitrage indiquant que la cellule de stockage est en cours d’utilisation.

• Ligne 9 : signal maître/esclave utilisé pour l’expansion du bus de données.

Ligne123456789101112

120

Les chronogrammes de lecture et d’écriture sont similaires à ceux d’une SRAM simple port.

Les signaux de communication port à port, d’arbitrage et d’expansion compliquent

considérablement l’utilisation de la mémoire. Comme pour les SRAM simple port, il existe

des SRAM double port synchrone avec une fréquence allant de 100 à 167 MHz chez Cypress.

2.3.3 FIFO


Le schéma suivant montre l’aspect extérieur d’une pile FIFO (First In, First Out) asynchrone :

W

Data-in

FIFOasynchrone

FF

R

EF

MR

Entrée Sortie

Data-out

Il y a dans une FIFO deux bus de données, un servant pour l’écriture et l’autre servant pour la

lecture. Un pointeur d’adresses écriture et un pointeur d’adresses lecture sont gérés en interne

dans le circuit. Lorsque le signal W (Write) devient actif, la donnée data-in est copiée dans la

FIFO et le pointeur d’écriture est incrémenté de 1. Lorsque le signal R (Read) devient actif, la

donnée la plus ancienne mémorisée dans la FIFO est copiée sur data-out et le pointeur de

lecture est incrémenté de 1. Le signal FF (FIFO Full) indique quand la FIFO est pleine et que

l’on ne peut plus y écrire de données, alors que le signal EF (Empty FIFO) indique quand la

FIFO est vide et que l’on ne peut plus y lire de données. Le signal MR (Master Reset)

initialise le circuit. Pour comprendre le fonctionnement de ce circuit, prenons l’exemple d’une

FIFO 4 x 8. Le schéma suivant montre l’état de la mémoire, des signaux EF et FF et la

position des pointeurs de lecture et d’écriture à l’initialisation (l’état X est non significatif).

Les adresses sont croissantes vers le haut de la pile.

121

Pécriture Plecture

FF = 0EF = 1

X

X

X

X

La FIFO est vide. On voit que les pointeurs sont placés sur la première case mémoire

disponible pour une lecture ou pour une écriture (même si la lecture ou l’écriture est

impossible). Après écriture de deux octets O1 et O2, le pointeur d’écriture est incrémenté de 2

et les deux octets sont mis en mémoire :

Pécriture

Plecture

FF = 0EF = 0

O1

O2

X

X

Data-in = O1, O2

Comme la FIFO n’est plus vide, on peut lire les deux octets O1 puis O2. On comprend le nom

de cette mémoire (premier entré – premier sorti) puisque le premier octet entré O1 est bien le

premier octet lu. Le pointeur de lecture est incrémenté de 2 :

Pécriture

FF = 0EF = 1

O1

O2

X

X

Plecture

Data-out = O1, O2

La FIFO est à nouveau vide car le pointeur de lecture à rattrapé le pointeur d’écriture. Nous

allons maintenant écrire 3 octets O3, O4 et O5 dans la mémoire. Cela est possible car les

pointeurs de lecture et d’écriture repasse à 0 après avoir atteint leur valeur maximale.

122

FF = 0EF = 0

O5

O2

O3

O4Data-in = O3, O4, O5

Plecture

Pécriture

Avec une écriture de plus (O6), la FIFO est pleine car le pointeur d’écriture a rattrapé le

pointeur de lecture.

Pécriture

FF = 1EF = 0

O5

O6

O3

O4Data-in = O6

Plecture

On peut maintenant effectuer 4 lectures et vider la FIFO

Pécriture

FF = 0EF = 1

O5

O6

O3

O4

Data-out = O3, O4, O5, O6

Plecture

Une FIFO est généralement construite autour d’une SRAM double port, ce qui simplifie

grandement la structure interne de ce genre de mémoire. Par construction, il n’y a jamais

d’écriture et de lecture simultanées dans une même case mémoire puisque une case ne peut

être lue qu’après avoir été écrite. L’arbitrage traditionnel dans une RAM double port n’a donc

pas lieu d’être. L’écriture et la lecture dans la FIFO peuvent donc être simultanées et

asynchrones. Le schéma suivant montre l’architecture interne simplifiée du circuit :

123

Data-out

W

FF

R

EF

Data-in

SRAMDouble port

Pointeurd’écriture

Pointeurde lecture

initialisationMR contrôle

Une FIFO basée sur de la SRAM a un temps d’accès de l’ordre de quelques ns. Elle est

utilisée partout où il est nécessaire de faire communiquer deux systèmes électroniques ayant

des fréquences de fonctionnement différentes. Le schéma suivant montre un exemple

classique de communication entre deux systèmes asynchrones (un ordinateur et une

imprimante par exemple) :

EF

R

Data-out

FF

W

Data-in

FIFOasynchrone

Système A Système B

Comme pour les SRAM, il existe aussi des FIFO synchrones où les échanges sont cadencés

par une horloge indépendante de chaque côté.

2.3.3.2 Exemple de FIFO asynchrone : le CY7C423 de CYPRESS

On trouve chez CYPRESS une gamme de FIFO étendue. Les FIFO asynchrones ont presque

disparus, il ne reste en 2010 qu’un seul modèle 512x9.

124

Le CY7C425 (aujourd’hui disparu) était une FIFO asynchrone (construit avec de la SRAM

double port) CMOS 1K x 9 alimenté en 5 V dont le temps d’accès était compris entre 10 et 65

ns. Il existait en boîtier DIP, PLCC et QFP 32 broches. Sa consommation typique était égale à

35 mA et descend à 10 mA en mode stand-by. Le diagramme de blocs de cette mémoire est le

suivant :

Elle comportait, outre les signaux définis au paragraphe précédent, un signal de demi-

remplissage HF (Half FIFO), un signal de retransmission RT (ReTransmit) et deux signaux

d’expansion XI et XO (Expansion In et Out). Le chronogramme suivant vous montre le

fonctionnement normal de la FIFO avec des écritures et des lectures asynchrones simultanées.

tA est le temps d’accès en lecture et tWC le temps de cycle d’écriture.

125

Comme pour les mémoires traditionnelles, grâce aux signaux XI et XO , on peut réaliser une

expansion en largeur du bus de données ainsi qu’une expansion en capacité.

2.3.3.3 Exemple de FIFO synchrone : le CY7C4255V de CYPRESS

Le CY7C4255V est une FIFO synchrone 8K x 18 fonctionnant à 100 MHz, alimenté en 3.3 V

et monté dans un boitier TQFP 64 broches. Son diagramme de blocs est le suivant :

126

Il y a deux horloges indépendantes pour la lecture RCLK et l’écriture WCLK, les données

étant écrites et lues grâce à deux signaux de validation WEN et REN. Le flag EF est

synchronisé sur le RCLK et le flag FF est synchronisé sur le WCLK.

2.3.4 RAM non-volatile

2.3.4.1 Beaucoup d’appelés, peu d’élus

Tous les fabricants de mémoires rêvent de mettre au point la mémoire universelle qui

combine les avantages des différentes familles utilisées aujourd’hui. Typiquement, le prix de

la FLASH et sa non-volatilité associés aux performances de la SRAM, notamment la

possibilité d’écrire octet par octet dans la mémoire. Nombreuses sont les annonces de

technologies « révolutionnaires » qui doivent bouleverser le marché de la mémoire mais force

est de constater que les annonces sont rarement suivies d’effet.

Historiquement, la méthode la plus simple pour rendre une SRAM non volatile consiste à lui

associer une pile bouton (genre CR1225). Quand l’alimentation est coupée, la mémoire

bascule en veille profonde (mode stand-by) et reste alimentée par la pile avec une tension

minimale permettant de sauvegarder les données. C’est comme cela que l’on sauvegarde le

paramétrage d’un PC (incluant la date et l’heure). La pile est généralement dimensionnée pour

assurer une sauvegarde sur 10 ans. Cette méthode, certes rudimentaire, ne doit pas être

oubliée quand on choisit une solution non volatile car elle a un bon rapport qualité/prix.

127

Plus chère, mais utilisant une technologie éprouvée, la NoVRAM qui associe un plan SRAM

à un plan E2PROM est aussi à prendre en compte (voir un exemple §2.3.4.2).

Hors de ces deux méthodes, on rentre dans le domaine des technologies exotiques basées sur

des principes physiques novateurs, mais pas évidents à industrialiser. L’échec de ces

nouvelles technologies tient bien souvent à un mauvais rapport qualité/prix (comme pour

l’E2PROM d’ailleurs). Trois technologies sont commercialisées :

• La RAM ferroélectrique FRAM (voir un exemple §2.3.4.3). C’est la plus ancienne et la

plus éprouvée. Elle est utilisée notamment dans les cartes à puce à la place de l’E2PROM.

• La RAM à changement de phase PCM. Il existe des modèles commercialisés chez Micron

et chez Samsung. Son succès est difficile à prévoir.

• La RAM magnétorésistive. Longtemps poussée par Freescale, cette technologie a donné

lieu à des modèles commercialisés. Son succès parait compromis.

2.3.4.2 NOVRAM

2.3.4.2.1 Principe général

Ce type de mémoire combine un plan mémoire de travail SRAM et un plan mémoire de

stockage E2PROM. Le diagramme suivant montre la structure interne d’une NOVRAM (Non

Volatile RAM) série :

128

On retrouve les signaux classiques d’une SRAM avec en plus STORE qui sert à stocker le

contenu de la SRAM dans l’E2PROM et RECALL qui fait l’opération inverse. L’opération

de stockage est suffisamment rapide pour pouvoir être effectuée automatiquement en cas de

coupure d’alimentation. Ce type de mémoire bénéficie de la vitesse d’écriture et de lecture de

la SRAM et de l’aspect non volatile de l’E2PROM. Son principal inconvénient est son prix.

On utilise ce type de mémoire pour sauvegarder une configuration matérielle par exemple.

2.3.4.2.2 Exemple : la X20C17 de XICOR

XICOR (aujourd’hui Intersil) commercialisait des NOVRAM série 256 bits et une famille de

NOVRAM parallèle allant de la X22C10 (64 x4) à la X20C16 (2K x 8). La X20C17

(aujourd’hui disparue) était une NVRAM CMOS (2K x 8) qui détectait la chute de la tension

d’alimentation et sauvait alors automatiquement le contenu du plan SRAM dans le plan

E2PROM en une durée inférieure à 2,5 ms. A la mise sous tension, le contenu de l’E2PROM

était copié dans la SRAM. Le temps d’accès de cette mémoire (de la partie SRAM) était

compris entre 35 et 55 ns. Elle n’existait qu’en boîtier DIP 24 broches et

consommait typiquement 100 mA (250 µA en mode stand-by). Le diagramme de blocs de


Son fonctionnement est identique à celui d’une SRAM. En 2010, on trouve encore ce type de

mémoire chez Cypress par exemple.

129

2.3.4.3 FRAM


Un concept de RAM non volatile inhabituelle a été présenté par RAMTRON en 1988. La

cellule de stockage de la RAM ferroélectrique est basée sur un condensateur constitué de deux

plaques séparées par un matériau ferroélectrique. Ce diélectrique a deux propriétés

intéressantes :

• Sa constante diélectrique étant 100 fois plus élevée que celle de l’oxyde de silicum

(SiO2), c’est donc un meilleur isolant.

• Il existe un effet d’hysteresis (comme pour un matériau ferromagnétique, d’où son nom)

dans le condensateur avec une charge stockée rémanente qui diffère selon la polarisation.

C’est cette charge qui servira à stocker l’information. La figure suivante montre un

exemple de courbe d’hysteresis de condensateur ferroélectrique soumis à une tension V :

Si la tension V atteint VSAT puis est ensuite ramenée à 0, le condensateur conserve une

charge positive Q(0) stockée. En faisant passer V à -VSAT puis à 0, la charge du

condensateur devient négative et passe à Q(1). Si on sait détecter les charges stockées

dans le condensateur, on peut réaliser une cellule mémoire avec ce type de condensateur.

La cellule de stockage utilisée par RAMTRON ressemble à une cellule de RAM statique avec

deux condensateurs ferroélectriques polarisés de manière opposée en écriture.

130

La lecture s’effectue en polarisant les deux condensateurs dans le même sens, un

amplificateur de lecture connecté sur les lignes bit mesurant la différence de charge entre les

deux éléments. La lecture est donc destructive car elle implique le déchargement partiel des

condensateurs de stockage. Comme pour les RAM dynamiques, la donnée mémorisée doit

être régénérée à chaque lecture. Cette mémoire a comme caractéristiques principales :

• Mise en œuvre identique à celle d’une SRAM.

• Temps d’accès en lecture de l’ordre de 100 nanosecondes.

• Temps de cycle d’écriture de l’ordre de 100 nanosecondes.

• Consommation beaucoup plus faible qu’une E2PROM ou une Flash.

• Une seule tension d’alimentation.

• Durée de rétention 10 ans.

• L’endurance n’est pas seulement limitée en écriture, mais aussi en lecture (de toute façon,

une lecture implique une écriture). Par contre, le nombre de cycle de lecture/écriture est

très élevé ( > 1016).

• Prix élevé.

• La cellule a évoluée et n’utilise plus aujourd’hui qu’un seul transistor.

• Applications : microcontrôleur (notamment sur carte à puce), mémoire série I2C, mémoire

parallèle, …

2.3.4.3.2 Exemple : la FM18W08 de RAMTRON

RAMTRON commercialise en 2010 une famille de FRAM série allant de 4k à 1M et une

famille de FRAM parallèle allant de 64k à 8M. La FM18W08 est une FRAM CMOS

(32K x 8) alimentée entre 3.3 et 5 V. Son temps de cycle en lecture et en écriture est égal à

131

130 ns. Elle existe en boîtier SOIC 28 broches. Sa consommation typique est égale à 12 mA et

descend à 20 µA en mode stand-by. Elle est garantie pour 1014 cycles de lecture/écriture avec

une durée de rétention égale à 38 ans. Le diagramme de blocs de cette mémoire est le suivant :

Il existe deux différences entre cette FRAM et une SRAM :

• Elle possède un système de protection en écriture logiciel,

• Les adresses sont mises en mémoire (latchées) sur le front descendant de CE.

Les chronogrammes suivants montrent un cycle de lecture d’une FRAM (tCE correspond au

temps d’accès de la mémoire) ainsi qu’un cycle d’écriture. tWC et tRC correspondent aux

durées des cycles d’écriture et de lecture.

132

2.3.5 RAM dynamique

2.3.5.1 Modèles FPM et EDO


Les RAM dynamiques (DRAM) forment le principal marché de mémoires avec les FLASH.

Les DRAM sont utilisées dans la mémoire centrale de tous les ordinateurs, ce qui représente

un marché de masse. La notion de coût est donc ici essentielle. La structure simplifiée d’une

portion de colonne de RAM dynamique apparaît sur la figure suivante. La cellule de stockage

comprend un transistor de sélection de rangée en série avec un condensateur de stockage Cs.

L’information est enregistrée sous forme d’une charge électrique contenue dans Cs d’une

capacité d’environ 50 femtofarads (0.05 pF). La lecture de la cellule revient à connecter Cs

sur la ligne de bit via le transistor de sélection de rangée et à lire la tension à ses bornes. On

écrit dans la cellule en appliquant la tension de la ligne de bit sur Cs via le transistor de

sélection.

133

Latch

Xn+1

donnée

Ecriture

Ecriture

Lecture

Lecture

Régénération

Bit line m

Word line nXn

Cs

Cs

Word line n+1

YmAmplificateur delecture à seuil

CbVb

Vs

Ce mode de fonctionnement pose deux problèmes :

• La ligne de bit présente une capacité répartie Cb élevée (de l’ordre de 10 fois Cs) due au

nombre élevé de cellules connectées sur la colonne. En mettant en parallèle Cb sur Cs, la

tension Vb lue sur la ligne de bit vaut :

CbCs

CsVs.Vb

+= (si Vb = 0 avant la lecture)

Donc la tension lue est beaucoup plus faible (∼ 10 fois) que la tension aux bornes de Cs.

De plus, la lecture est destructive car Cs va se décharger dans Cb. Il faut donc régénérer

l’information stockée à chaque lecture. L’amplificateur de lecture à seuil en bout de

colonne doit donc être plutôt sensible et doit délivrer sur sa sortie le niveau logique

stocké dans la cellule. Ce niveau doit ensuite pouvoir être réinjecté dans la cellule pour la

régénération.

134

• L’oxyde de silicium (SiO2) utilisé comme diélectrique pour réaliser le condensateur Cs

n’étant pas parfait, le condensateur va se décharger au cours du temps (en quelques

millisecondes) même si on ne lit pas la donnée. Il faut donc rafraîchir régulièrement la

donnée en la lisant puis en la réécrivant (ce qui correspond à une opération de lecture

normale mais sans sortie sur le bus externe).

L’avantage de cette cellule de stockage est sa grande simplicité. Elle occupe une faible

surface de silicium et donc son coût est faible. Les mémoires DRAM ont une très grande

densité d’intégration et on sait faire en 2010 des mémoires atteignant 4 Gbits. Cela pose un

problème supplémentaire car il faudrait 30 broches d’adresses pour adresser une mémoire

1G x 4, ce qui impliquerait des boîtiers de grande taille et donc un coût élevé (parce que le

coût du boîtier est proportionnel au nombre de broches). On divise le nombre de broches

d’adresses par deux en réalisant une opération de multiplexage. Au lieu d’envoyer toutes les

adresses à la fois, on envoie d’abord l’adresse de ligne puis l’adresse de colonne. A cet effet,

deux signaux supplémentaires ont été ajoutés par rapport à une SRAM, RAS (Row Address

Strobe) et CAS (Column Address Strobe). Le chronogramme simplifié suivant montre le

déroulement d’un cycle de lecture (le signal WE est à l’état haut pendant la durée du cycle ) :

Il se compose des phases suivantes :

1. Présentation de l’adresse de ligne.

2. L’adresse de ligne est enregistrée par la mémoire sur le front descendant de RAS. Toutes

les cellules de la ligne sont lues puis mise en mémoire dans les latch de colonne.

3. Présentation de l’adresse de colonne.

4. L’adresse de colonne est enregistrée sur le front descendant de CAS. La donnée apparaît

en sortie après un temps de propagation.

135

5. Sur le front montant de RAS, toutes les données de la ligne sélectionnée sont réécrites

dans les cellules de stockage. C’est la régénération.

6. CAS remonte. La donnée repasse à l’état haute impédance après un temps de

propagation.

Le chronogramme simplifié d’un cycle d’écriture se déroule de la manière suivante :

Les phases suivantes sont nécessaires pour écrire une donnée dans la mémoire :

1. Présentation de l’adresse de ligne.

2. L’adresse de ligne est enregistrée par la mémoire sur le front descendant de RAS. Toutes

les cellules de la ligne sont lues puis mise en mémoire dans les latch de colonne.

3. Présentation de l’adresse de colonne et de la donnée à écrire. Le signal d’entrée WE est

mis à l’état bas.

4. L’adresse de colonne est enregistrée sur le front descendant de CAS. La donnée Din

présente sur le bus remplace la donnée mémorisée dans le latch de la colonne

sélectionnée.

5. WE peut repasser à 1.

6. Sur le front montant de RAS, toutes les données de la ligne sélectionnée sont réécrites

dans les cellules de stockage.

7. CAS remonte. Le cycle d’écriture est terminé.

Il faut noter qu’une RAM dynamique ne comprend pas de signaux de sélection de boîtier. Ce

sont RAS et CAS qui en tiennent lieu. Le schéma suivant montre la structure interne d’une

RAM dynamique 1M x 4. On voit immédiatement la grande complexité de ce type de

mémoire dont le fonctionnement est loin d’être trivial.

136

Nous avons parlé du mécanisme de régénération après lecture, mais nous n’avons pas encore

abordé le problème du rafraîchissement. Il s’effectue par rangée entière et ressemble à un

cycle de lecture simplifié. Il faut lire une rangée entière de cellules en interne, puis la réécrire.

L’ensemble des rangées doit être rafraîchie périodiquement, une période durant de l’ordre de

quelques dizaines millisecondes. Deux modes de rafraîchissement existent :

• RAS-only. Il faut présenter l’adresse de la ligne à rafraîchir, faire passer RAS à 0 pour

lire la ligne puis faire remonter RAS à 1 pour la réécrire. Un dispositif extérieur à la

mémoire doit gérer ce mode pour générer les bonnes adresses de ligne.

• Pour simplifier le contrôleur extérieur, le mode CAS-before-RAS a été créé. Un compteur

d’adresses de ligne interne est ajouté dans la mémoire. Quand CAS passe à 0 avant RAS,

la mémoire reconnaît une commande de rafraîchissement, la ligne pointée par le compteur

est lue puis réécrite et le compteur est automatiquement incrémenté.

Nous avons décrit les bases du fonctionnement d’une mémoire dynamique avec adressage

ligne et colonne multiplexé, mais nous n’avons pas expliqué comment cette structure de

mémoire permet d’améliorer les performances d’une DRAM. Le mode d’accès par page

permet de réduire le temps d’accès de la mémoire quand on lit ou quand on écrit plusieurs

données successives (mode rafale ou burst) dans une même ligne en tirant partie de

l’adressage en ligne et en colonne. En effet, le temps d’accès en lecture à la donnée stockée

est déterminé par :

137

• le temps de propagation entre la présentation de l’adresse de ligne sur les broches du

boîtier et la sélection effective de la ligne de la matrice de stockage plus le temps d’accès

de la cellule de stockage, le temps de la lecture et le temps de mise en mémoire dans le

latch : tPL.

• le temps de propagation entre la présentation de l’adresse de colonne sur les broches du

boîtier et la sortie de la donnée sur le bus tPC.

Dans le mode d’accès par page rapide (FPM : Fast Page Mode), on accède à la première

donnée en faisant passer RAS à 0, puis en faisant descendre CAS comme on l’a vu

précédemment. Mais on peut accéder aux données suivantes sur la même ligne en activant

seulement CAS, le signal RAS restant à 0. A chaque front descendant de CAS, la donnée

pointée par la nouvelle adresse de colonne apparaît. Comme le temps de propagation de ligne

tPL n’existe plus, l’accès à la donnée est alors plus rapide. Sur le chronogramme suivant, le

temps d’accès à la première donnée est tRAC (ex : 50 ns) alors que le temps d’accès aux

données suivantes est tCAC (ex : 13 ns). D’autres modes d’accès rapide existe, mais le mode

FPM est le plus utilisé.

Il existe une variante améliorée de la RAM FPM qui s’appelle RAM EDO (Extended Data-

Out). Dans cette mémoire, la donnée ne passe pas à l’état haute impédance quand le signal

CAS remonte. Comme le montre le cycle de lecture suivant (DRAM EDO 60 ns), cela

138

permet de faire remonter CAS et de commencer le cycle suivant avant que la donnée ne soit

disponible sur le bus alors que dans une DRAM FPM, il faut attendre que la donnée soit

disponible pour faire remonter CAS (voir chronogramme précédent).

La modification apportée à la DRAM FPM est mineure (une bascule D après les

amplificateurs de lecture) et l’accès en mode page devient plus rapide d’environ 30 à 40 %, le

temps d’accès à la première donnée d’une ligne restant identique. La DRAM EDO a remplacé

la DRAM FPM dans les applications microinformatiques comme le PC par exemple avant

d’être elle-même remplacée par la SDRAM.

Etant donné la complexité d’utilisation d’une RAM dynamique, elle est rarement utilisée

directement par un microprocesseur. Il existe un circuit contrôleur de mémoire dynamique qui

sert d’interface entre le microprocesseur et les boîtiers mémoires. Ce contrôleur gère :

• Les extensions de capacité et de largeur de bus de donnée

• Les cycles RAS et CAS avec les conversions d’adresses,

• Les accès FPM,

• Le rafraîchissement.

2.3.5.1.2 Exemple : la MT4LC8M8E1 de MICRON

MICRON commercialisait vers 2000 une famille de DRAM allant de la MT4C16257 (256K x

16) à la MT4LC4M16F5 (4M x 16). La MT4LC8M8E1 était une DRAM CMOS (8M x 8)

alimentée en 3,3 V. Son temps d’accès était égal à 50 ns ou 60 ns, elle existait en boîtier SOP

et TSOP 32 broches. Sa consommation typique était égale à 135 mA et descendait à 500 µA

139

en mode stand-by. L’ensemble de ses 8192 lignes devait être rafraîchi toutes les 64

millisecondes. Cette mémoire était disponible soit en FPM, soit en EDO. Le diagramme de

blocs de cette mémoire est le suivant :

Le chronogramme suivant montre un cycle de lecture. TRAC est le temps d’accès à la donnée

et TRC est le temps de cycle de lecture de la donnée.

140

Le chronogramme suivant montre un cycle d’écriture. TRC est le temps de cycle d’écriture de

la donnée.

Ce dernier chronogramme montre un cycle de rafraîchissement CBR.

2.3.5.2 Evolution des DRAM

Les DRAM classiques FPM ou EDO ont atteint leurs limites en terme de temps d’accès en

mode page. Deux solutions sont alors utilisées simultanément pour augmenter la fréquence de

fonctionnement :

• La mémoire est rendue synchrone (tous les accès sont synchronisé avec une horloge).

• La structure interne est transformée pour mettre en œuvre un pipeline. Le principe est de

faire fonctionner plusieurs plans mémoire en parallèle pour accélérer les accès.

141

Le schéma de principe d’une architecture en pipeline est le suivant :

adresses

Matricede

stockageN°1

Décodeursd’adresses

Latchdonnées


Latchdonnées


Latchdonnées


Latchdonnées

Matricede

stockageN°2

Matricede

stockageN°3

Matricede

stockageN°4

multiplexeur

Gestionnaire d’adresses

données 2

données 3

données 4

données 1

pipeline

On trouve à l’intérieur de la mémoire 2 ou 4 sous-systèmes de mémorisation de type EDO ou

FPM incluant une matrice de stockage ainsi que les décodeurs d’adresses de ligne et de

colonne et les latch de données. Imaginons que l’on souhaite lire des données successives à

partir de l’adresse N. Dans un premier temps, on va présenter l’adresse N sur la sous mémoire

n°1 (SM1) et les adresses N+1, N+2 et N+3 sur les sous mémoires 2 (SM2), 3 (SM3) et 4

(SM4). Quand la première donnée est accessible sur SM1, elle entre dans le pipeline, le

multiplexeur de sortie passe sur SM2 et l’adresse N+4 est présentée à SM1. Quand la

deuxième donnée est accessible sur SM2, elle entre dans le pipeline, le multiplexeur passe sur

SM3 et l’adresse N+5 est présentée à SM2. Quand la troisième donnée est accessible sur

SM3, elle entre dans le pipeline, le multiplexeur passe sur SM4 et l’adresse N+6 est présentée

à SM3 et ainsi de suite. Les sous-systèmes fonctionnent en parallèle, et on profite de la lecture

dans une SM pour préparer l’accès dans les autres. Il faut noter que l’accès à la première

donnée n’est pas plus rapide qu’avec une DRAM classique. Si vous rendez synchrone ce type

de mémoire, vous obtenez une SDRAM (Synchronous DRAM). L’objectif est qu’à partir du

moment où le pipeline est rempli, la mémoire accède à une nouvelle donnée à chaque coup

d’horloge. Le diagramme de blocs suivant montre l’architecture interne d’une SDRAM

MT48LC8M8A1 (8M x 8) de chez MICRON :

142

Ce type de mémoire est compliqué à utiliser et seul un contrôleur adapté permet d’en obtenir

toutes les performances. Elle est utilisée à l’aide de mots de commande qui permettent de

gérer ses différents modes de fonctionnement. Le chronogramme suivant montre un cycle de

lecture simplifié. Pendant l’accès à la première donnée, un certain nombre de coup d’horloge

est perdu : c’est le temps de latence. Les données suivantes sont obtenues au rythme de

l’horloge.

Cette mémoire fonctionnait jusqu’à 125 MHz. Une évolution des SDRAM est la SDRAM

DDR (Double Data Rate) qui fonctionne sur les fronts montant et descendant de l’horloge et

permet de doubler la fréquence de fonctionnement. On a vu ensuite apparaître les DDR2, puis

les DDR3 qui sont des évolutions plus rapides et plus faible consommation grâce notamment

à une baisse des tensions d’alimentation de 2.5 V en DDR à 1.5 V en DDR3 (1 V en DDR4).

143

Deux inconvénients des mémoires SDRAM sont le nombre de broches élevé qu’elles

imposent au contrôleur (plus de 100) ainsi qu’une fréquence de travail encore limitée. Deux

familles de DRAM sont donc apparues à la fin des années 90 pour pallier ces défauts : les

RDRAM (Rambus DRAM) et les SLDRAM (SyncLink DRAM). Leur principe était identique

et reposait sur un bus de communication étroit à très haut débit ( > 500 Mo/s). Comme les

SDRAM, elles étaient synchrones et leur architecture interne était de type pipeline. Les deux

schémas suivants montrent un plan mémoire de 16M x 8 réalisé avec des SDRAM et des

RDRAM. Dans le premier cas, le contrôleur nécessite 120 broches alors que 62 broches

suffisent dans le second. On sait aujourd’hui que la RDRAM n’a pas connu le succès pour des

raisons plus juridiques que techniques. Ce sont les SDRAM DDR, DDR2, DDR3 et bientôt

DDR4 qui ont été choisies. L’interface QDR n’est toujours pas utilisée pour des raisons de

coûts et de mise au point.

16M x 8 : SDRAM

16M x 8 : RDRAM

Il est à noter que certaines RAM statiques utilisent aussi les organisations en pipeline, le mode

synchrone ainsi que les accès en rafales (burst). En effet, la fréquence de fonctionnement des

microprocesseurs augmente bien plus rapidement que le temps d’accès des DRAM ne

diminue. On sait faire aujourd’hui couramment des microprocesseurs fonctionnant à 3.3 GHz

et aucune DRAM n’est capable de suivre une telle cadence. On insère donc entre le

microprocesseur et la mémoire centrale une mémoire cache SRAM de petite taille (quelques

Mo) qui sert à accélérer les échanges. Le microprocesseur va d’abord chercher (en écriture ou

en lecture) les données dans le cache et n’accède à la DRAM que si la donnée ne s’y trouve

pas. C’est dans ce domaine d’utilisation que l’on rencontre des mémoires SRAM synchrones

fonctionnant par rafale et à architecture pipeline. Comme cette mémoire cache externe (L2)

fonctionne à une fréquence inférieure ou égale à la fréquence interne du microprocesseur (par

exemple à la moitié de la fréquence de fonctionnement pour un Pentium III), on place aussi

144

directement sur les adresses et les données du microprocesseur un premier niveau de mémoire

cache SRAM (L1) de très petite taille (8 Ko à 256 Ko) qui lui fonctionne à la fréquence

maximale du circuit.

145

2.4 Exercices

exercice 2.1

On dispose de mémoires mortes 16K x 4 ayant une entrée CS.

1. Combien ces mémoires ont-elles de broches d’adresses ?

2. A quoi sert la broche CS ?

3. On souhaite réaliser un plan mémoire 32K x 8. Proposer un schéma de principe ainsi

qu’une table d’adresses.

exercice 2.2

On dispose de mémoires mortes 8K x 8 ayant une entrée CS.

1. Combien ces mémoires ont-elles de broches d’adresses ?

2. A quoi sert la broche CS ?

3. On souhaite réaliser une mémoire 32K x 16. Proposer un schéma de principe ainsi qu’une

table d’adresses.

exercice 2.3

On travaille avec un bus d’adresses codé sur 16 bits. On dispose d’une ROM sélectionnée par

CS câblé sur A15 et d’une RAM sélectionnée par CS connectée à un NAND de A14, A13 et

A12 .

1. Donner toutes les adresses sélectionnant la ROM.

2. Donner toutes les adresses sélectionnant la RAM.

3. Faire un tableau d’adresses. Sachant que l’on ne veut utiliser qu’un seul boîtier RAM et

ROM, donner les adresses de ces éléments en recherchant la taille maximale possible en

Kilo-octets. Existe-t-il des adresses images ?

4. Trouver les fonctions sélectionnant les zones libres et préciser leur taille.

5. On veut partager en 8 blocs successifs la zone débutant en 7000h. Donner le montage

réalisant cette fonction en utilisant un décodeur 3 vers 8. On notera s0 à s7 les sorties du

décodeur.

exercice 2.4

On travaille avec un bus d’adresses codé sur 16 bits. La figure suivante représente une partie

du schéma d’une maquette à base de 6802.

146

RAM 4K x 8 bits

ROM 2K x 8 bits

Décodeur 3/8

A15

A14

A13A

B

C

Y7

Y0

périphérique

CE

CS

CS

adresses

adresses

données

données

Le décodeur 3 vers 8 découpe l’espace adressé par le microprocesseur en 8 blocs d’adresses.

Seules sont représentées sur le schéma les connexions concernant l’adressage et la sélection

des boîtiers. Le type de périphérique n’a pas d’importance, seule son adresse de sélection

nous intéresse.

1. Calculer la limite inférieure et supérieure ainsi que l’étendue de chaque bloc d’adresses

que vous exprimerez en hexadécimal (faites un tableau).

2. Indiquez la plus petite et la plus grande adresse de la RAM et de la ROM. Que se

passerait-il si on écrivait à l’adresse 1100h au lieu de 0100h ?

3. Quelles sont les adresses du périphérique.

exercice 2.5

1. Donner le schéma interne d’un décodeur 2 vers 4 avec et sans entrée G.

2. Combien de transistors CMOS sont nécessaires pour réaliser ce circuit (avec et sans G) ?

Combien de transistors CMOS sont nécessaires pour réaliser un décodeur N vers 2N (avec

et sans G) ?

3. On souhaite réaliser une ROM 1M x 1. Calculer le nombre de transistor CMOS

nécessaires pour réaliser une sélection d’adresses linéaire avec un décodeur unique.

Comparer ce nombre avec le nombre de transistors nécessaire à la réalisation de la matrice

de stockage.

147

4. Pour diminuer la taille du décodeur d’adresses, on utilise une autre méthode appelée

sélection étagée. On utilise pour cela des décodeurs 4 vers 16 que l’on met en cascade.

Proposer un schéma et calculer le nombre de transistors CMOS nécessaires. Comparer

avec la question précédente et conclure.

5. On utilise maintenant une méthode différente appelée sélection matricielle. Les cellules de

stockage sont maintenant organisées en une matrice 1024 x 1024 et les adresses sont

séparées en deux, les adresses de ligne et les adresses de colonne. Le schéma suivant vous

montre un exemple d’organisation matriciel 4 x 4.

Y0 Y1 Y2 Y3

X3

X2

X1

X0

A3A2

A1

A0

déc

odeu

r d

e lig

nes

ES 0-0

décodeur de colonnes

ES 0-1 ES 0-2 ES 0-3

ES 1-0 ES 1-1 ES 1-2 ES 1-3

ES 2-0 ES 2-1 ES 2-2 ES 2-3

ES 3-0 ES 3-1 ES 3-2 ES 3-3

Calculer le nombre de transistor CMOS nécessaires pour réaliser les deux décodeurs.

Comparer ce résultat avec ceux des questions 3 et 4. Est-il possible d’utiliser une

sélection étagée dans ce type de montage ?

6. On utilise maintenant une matrice 4096 x 256. Combien de bits faut-il pour adresser X et

Y. Quelle cellule est sélectionnée quand on présente l’adresse C35A9h à l’entrée de la

mémoire ?

exercice 2.6

On travaille avec un microprocesseur de type 6802 fonctionnant à une fréquence égale à 1

MHz. Les cycles de lecture et d’écriture sont les suivants (tH = tAH = 20 ns) :

148

Cycle de lecture :

tAD max = 270 ns,

tDSR min = 100 ns,

Cycle d’écriture :

tAD max = 270 ns,

tDDW max = 225 ns,

On se place dans le cas le plus simple.

1. Expliquer la signification des temps tAD, tDSR, tDDW, tH et tAH.

2. Donner le temps d’accès maximum autorisé par le microprocesseur pour une opération de

lecture.

3. Donner le temps maximum alloué par le microprocesseur pour une opération d’écriture.

4. Les temps de maintien sont-ils difficiles à respecter ?

exercice 2.7

On souhaite réaliser un transcodeur binaire naturel – code de Gray sur 4 bits à l’aide d’une

PROM.

1. Quelle taille de mémoire faut-il choisir ?

2. Proposer un schéma et donner le contenu de la mémoire.

exercice 2.8

On souhaite réaliser un transcodeur binaire naturel – BCD (entrée sur 4 bits) à l’aide d’une

PROM.

1. Quelle taille de mémoire faut-il choisir ?

2. Proposer un schéma et donner le contenu de la mémoire.

149

exercice 2.9

On souhaite réaliser un générateur de caractères pour un terminal d’ordinateur à l’aide d’une

PROM. On place en entrée le code ASCII du caractère et on obtient sur plusieurs adresses

consécutives les différents points de la matrice 5 x 8 représentant le caractère. Prenons

l’exemple du A (code ASCII = 0100 0001). Sa matrice est la suivante :

Les carrés noirs correspondent à des points allumés (valeur 1) et les carrés blancs à des points

éteints (valeur 0).

1. Sachant que l’on cherche à afficher la partie basse de la table ASCII (128 valeurs),

calculer la taille de la mémoire nécessaire à la génération.

2. Sur quelles adresses va-t-on présenter le code ASCII ? Sur quelles adresses va-t-on

présenter la sélection de la ligne de balayage ? Donner les valeurs mises en mémoire pour

la caractère A.

exercice 2.10

Soit le montage bistable à transistors bipolaires suivant (VCEsat = 0.2 V, VBEsat = 0.8 V, β=50) :

1 KΩ 1 KΩ

5 V

T1 T2

V1 V2

On suppose que le transistor T2 est saturé et le transistor T1 est bloqué.

150

1. Calculer les différentes tensions et courants de ce montage et vérifier l’hypothèse

précédente. Cet état est-il stable.

2. On applique une tension de 0 V sur V2 et de 1 V sur V1. Que se passe-t-il ?

3. On applique une tension de 1 V sur V2 et de 0 V sur V1. Calculer les différentes tensions

et courants du montage et déterminer l’état des transistors. Est–ce V1 ou V2 qui a fait

basculer le montage ?

4. V1 et V2 sont maintenant déconnecté. Le montage est-il stable ? a-t-on réalisé une

mémoire ?

5. Proposer une méthode permettant de détecter l’état stocké.

exercice 2.11

Dans une RAM dynamique, au moment de la lecture, tout se passe comme si on mettait en

parallèle le condensateur parasite Cb sur le condensateur de stockage Cs. On suppose que le

condensateur est entièrement déchargé au début de la lecture et qu’il n’y a pas de perte de

charge dans le montage.

1. Ecrire la valeur de la charge stockée dans Cb et Cs à l’instant initial.

2. Ecrire la valeur de la charge stockée dans Cb et Cs à la fin de la lecture.

3. Retrouver la formule vue dans le cours exprimant la tension lue aux bornes de Cb à la fin

de la lecture en fonction de la tension aux bornes de Cs à l’instant initial, de Cs et de Cb.

exercice 2.12

On cherche à faire communiquer deux systèmes ayant des fréquences de fonctionnement

différentes selon le schéma :

EF

R

Data-out

FF

W

Data-in

FIFOasynchrone

Système A Système B

Le FIFO asynchrone 4 x 8 possède une sortie FIFO plein (FF) et une sortie FIFO vide (EF).

Le montage respecte les propriétés suivantes :

• La donnée est écrite sur le front montant de W, elle est lue sur le front montant de R.

151

• La fréquence du système A est égale à 10 KHz alors que la fréquence du système B n’est

que de 3.3 KHz (les deux horloges sont en phase).

• On suppose que la première donnée à transmettre vaut 0 et que les données suivantes sont

incrémentées de 1 à chaque coup d’horloge.

• Le système A n’écrit pas dans le FIFO quand il est plein, le système B ne lit pas le FIFO

quand il est vide.

• W et R sont des impulsions de courte durée déclenchées par le front montant des horloges.

1. Représenter l’état interne du FIFO ainsi que les différents chronogrammes pendant une

transmission à partir de l’initialisation.

2. Quel est le débit réel de la transmission en régime établi ?

exercice 2.13

Soit la mémoire AT25FS040 dont la documentation se trouve en annexe. Vous vous placerez

du point de vue du maitre, la mémoire étant l’unique esclave. Vous répondrez aux questions

en utilisant de préférence des chronogrammes et des dessins plutôt que de longues phrases

vagues et sans contenu technique. Soyez précis.

1. Quelles sont les caractéristiques générales de ce circuit ?

2. Expliquez à l’aide d’un chronogramme le fonctionnement d’un transfert SPI avec les

timings à respecter. (Vous êtes le maitre et vous essayez de commander la mémoire.

Regardez bien quels signaux vous générez et quels signaux vous lisez.)

3. Comment lit-on dans cette mémoire ? Définissez la composition d’une adresse 24 bits.

4. Comment programme-t-on cette mémoire ?

5. Comment efface-t-on cette mémoire ?

6. Comment fonctionne la protection en écriture ?

exercice 2.14

Soit la mémoire CY7C109D/CY7C1009D dont la documentation se trouve en annexe. Vous

répondrez aux questions en utilisant de préférence des chronogrammes et des dessins plutôt

que de longues phrases vagues et sans contenu technique. Soyez précis.


2. On s’intéresse au cycle de lecture n°2. Que représentent les temps tRC, tACE, tDOE, tHZOE et

tHZCE ?

152

3. Comment allez-vous concrètement commander cette mémoire en lecture (cycle n°2) ?

Proposez un chronogramme simplifié garantissant un bon fonctionnement.

4. Quels sont les autres cycles de lecture ?

5. On s’intéresse au cycle d’écriture n°2. Que représentent les temps tWC, tSCE, tSA, tAW, tPWE,

tHA, tSD et tHD ?

6. Comment allez-vous concrètement commander cette mémoire en écriture (cycle n°2) ?

Proposez un chronogramme simplifié garantissant un bon fonctionnement.

7. Quels sont les autres cycles d’écriture ?

8. Quelle différence y-a-t-il entre la 109 et la 1009 ?

exercice 2.15

Soit la mémoire CY7C1325G dont la documentation se trouve en annexe.


2. Expliquez son fonctionnement en lecture.

3. Expliquez son fonctionnement en écriture.

153

3 Les circuits spécifiques a une application

3.1 Introduction

Il existe une loi empirique, appelée loi de Moore, qui dit que la densité d’intégration dans les

circuits intégrés numériques à base de silicium double tous les 18 à 24 mois. Cette loi s’est

révélée remarquablement exacte jusqu'à ce jour. Durant les années 60, au début de l'ère des

circuits intégrés numériques, les fonctions logiques telles que les portes, les registres, les

compteurs et les ALU, étaient disponibles en circuit TTL. On parlait de composants SSI

(Small Scale Integration) ou MSI (Medium Scale Integration) pour un tel niveau d'intégration.

Dans les années 70, le nombre de transistors intégrés sur une puce de silicium augmentait

régulièrement. Les fabricants mettaient sur le marché des composants LSI (Large Scale

Integration) de plus en plus spécialisés. Par exemple, le circuit 74LS275 contenait 3

multiplieurs de type Wallace. Ce genre de circuit n'était pas utilisable dans la majorité des

applications. Cette spécialisation des boîtiers segmentait donc le marché des circuits intégrés

et il devenait difficile de fabriquer des grandes séries. De plus, les coûts de fabrication et de

conception augmentaient avec le nombre de transistors. Pour toutes ces raisons, les catalogues

de composants logiques standards (série 74xx) se sont limités au niveau LSI. Pour tirer

avantage des nouvelles structures VLSI (Very Large Scale Integration), les fabricants

développèrent 4 nouvelles familles :

• Les microprocesseurs et les mémoires RAM et ROM : les microprocesseurs et les circuits

mémoires sont attrayants pour les fabricants. Composants de base pour les systèmes

informatiques, ils sont produits en très grandes séries.

• Les ASSP (Application Specific Standard Product) : ce sont des produits sur catalogue qui

sont fabriqués en grande série. La fonction réalisée est figée par le constructeur, mais le

domaine d’utilisation est spécifique à une application. Exemple : un contrôleur Ethernet,

un encodeur MPEG-4, …

• Les circuits programmables sur site : n'importe quelle fonction logique, combinatoire ou

séquentielle, avec un nombre fixe d'entrées et de sorties, peut être implantée dans ces

circuits. A partir de cette simple idée, plusieurs variantes d'architecture ont été développées

(PAL, EPLD, FPGA,…).

• Les ASIC (Application Specific Integrated Circuit) réalisés chez le fondeur : le circuit est

conçu par l'utilisateur avec des outils de CAO, puis il est réalisé par le fondeur.

154

A l'heure actuelle, la majorité des circuits numériques est issue de ces 4 familles. Cependant,

certains éléments simples du catalogue standard (famille 74 en CMOS basse tension) sont

toujours utilisés.

Plus simplement, on peut distinguer deux catégories de circuits intégrés numériques : les

circuits standards et les circuits spécifiques à une application :

• Les circuits standards se justifient pour de grandes quantités : microprocesseurs,

contrôleurs, mémoires, ASSP, …

• Les circuits spécifiques sont destinés à réaliser une fonction ou un ensemble de fonctions

dans un domaine d’application particulier.

La figure suivante représente une classification des circuits intégrés numériques.

CIRCUIT

STANDARDconçu et réalisépar le fabricant

Circuit spécifique àl'application

Full-custom Semi-custom

Circuit à lademande

Circuit à basede cellules

Circuitprédiffusé

Circuitprogrammable

Circuitcompilé

Circuitprécaractérisé

Réseau mer de portes

Réseauprédiffuséclassique

FPGA PROMPLAPAL

EPLDou

CPLD

PLD

ASIC

155

Dans la littérature, le terme ASIC est employé pour décrire l’ensemble des circuits spécifiques

à une application. Or, dans le langage courant, le terme ASIC est presque toujours utilisé pour

décrire les circuits réalisés chez un fondeur. On désigne, par le terme générique PLD

(Programmable logic Device), l’ensemble des circuits programmables par l’utilisateur.

Parmi les circuits numériques spécifiques à une application, il faut distinguer deux familles :

• les circuits conçus à partir d’une puce de silicium « vierge » (Full-custom),

• les circuits où des cellules standards sont déjà implantées sur la puce de silicium (Semi-

custom).

Dans le premier groupe, les circuits appelés « Full custom », on trouve les circuits à la

demande et ceux à base de cellules (CBIC : Cell Based Integrated Circuit). Le fondeur réalise

l'ensemble des masques de fabrication. Dans le second groupe, les circuits appelés « Semi-

custom », on trouve les circuits prédiffusés (GA : Gate Array) et les circuits programmables.

Les cellules standards, déjà implantées sur la puce de silicium, doivent être interconnectées

les unes avec les autres. Cette phase de routage est réalisée, soit par masquage chez le fondeur

(prédiffusé), soit par programmation. Avant d’aborder le détail de la classification des circuits

numériques spécifiques à une application, un aperçu est donné sur les méthodes de réalisation

des interconnexions pour les circuits "Semi-custom".

3.2 Technologie utilisée pour les interconnexions

Les cellules standards implantées dans les circuits "Semi-custom" vont de la simple porte

jusqu'à une structure complexe utilisant un grand nombre de transistors. Il existe plusieurs

méthodes servant à interconnecter ces cellules :

• par masque (fondeur),

• par fusible,

• par anti-fusible,

• par cellule mémoire : EPROM, EEPROM, flash EPROM et SRAM.

Dans la méthode dite « interconnexion par masque », le fondeur réalise les interconnexions

par métallisation en créant les derniers masques de fabrication (2 masques par couches de

métallisation). Cette méthode n'est utilisée que pour les circuits prédiffusés.

156

Les autres méthodes sont utilisées dans les PLD. Dans ces circuits, les fils de liaison existent

déjà (organisée en lignes et en colonnes), mais ils ne sont reliés ni entre eux, ni avec les

éléments logiques du circuit. Il faut donc arriver à créer une interconnexion entre deux fils.

Deux possibilités existent : les interconnexions directes ou les interconnexions par cellule

mémoire.

colonne

ligne

Directe

colonne

ligne

Par cellule mémoire

mémoire

Fusible ou anti-fusible

3.2.1 Interconnexion directe

3.2.1.1 Interconnexion par fusible

C'est la technique des PROM bipolaires à fusibles (Programmable Read Only Memory). On

insère, entre chaque intersection, une diode en série avec un fusible. Pour supprimer la

connexion entre deux lignes, il suffit d'appliquer une tension élevée pour claquer le fusible. Le

boîtier n'est donc programmable qu'une seule fois par l'utilisateur. Cette méthode n’est plus

utilisée aujourd’hui.

3.2.1.2 Interconnexion par anti-fusible

Avec cette technique, c'est l'opération inverse qui est réalisée. On ne coupe pas une liaison,

mais on l'établit. L'anti-fusible isole deux lignes métalliques placées sur deux niveaux

différents grâce à une fine couche d'oxyde de silicium. Si on applique une impulsion élevée

(≈21V) calibrée en temps (moins de 5 ms), la couche d'oxyde est trouée et les deux lignes se

retrouvent en contact. La résistance entre les deux lignes passe alors de 100 MΩ à 100Ω.

Comme pour la technique du fusible, le boîtier n'est programmable qu'une seule fois par

l'utilisateur. Cette méthode est peu utilisée (à part par ACTEL dans le domaine spatial).

157

3.2.2 Interconnexion par cellule mémoire

3.2.2.1 La cellule EPROM

Chaque cellule EPROM (Erasable Programmable Read Only Memory) est constituée d'un

transistor FAMOS (Floating gate Avalanche injection MOS, Intel 1971) qui est

programmable électriquement et effaçable aux rayons ultraviolets. La figure suivante montre

que le transistor FAMOS possède deux grilles.

La grille supérieure est utilisée pour la sélection et la grille inférieure entre la grille de

sélection et le substrat est dite flottante car elle n’est reliée à rien. Elle est entièrement isolée

par l’oxyde de silicium (SiO2). Par application d'une tension positive élevée sur la grille de

sélection, on communique aux électrons dans le canal une énergie suffisante qui leur permet

158

de passer au travers de cet isolant. Ces charges s'accumulent sur la grille isolée où elles se

trouvent piégées. La cellule mémoire est alors programmée. Pour l'effacement, on expose la

puce aux rayons ultra-violets. Les photons communiquent leur énergie aux électrons et leur

font franchir le diélectrique en sens inverse. La grille flottante du transistor perd alors sa

charge et la cellule redevient vierge. Pour cette technique, les boîtiers doivent posséder une

fenêtre en quartz pour laisser passer les U.V. Il existe une variante de cette technologie qui

n'est programmable qu'une seule fois par l'utilisateur : l'OTP (One Time Programming). Pour

des raisons de coûts du boîtier, la fenêtre en quartz servant à laisser passer les UV est

supprimée. La technologie EPROM n’est plus utilisée aujourd’hui.

3.2.2.2 La cellule EEPROM

La cellule EEPROM (Electrically Erasable Programmable Read Only Memory) est similaire à

la cellule EPROM, mais une deuxième grille recouvre la première grille flottante. La phase de

programmation reste identique. En revanche, le boîtier est effacé électriquement en appliquant

une tension suffisante sur la deuxième grille. Les électrons piégés dans la première grille sont

déchargés par effet tunnel. Les dimensions des cellules EEPROM étant beaucoup plus élevées

que celles des cellules EPROM, cette méthode n’est plus utilisée aujourd’hui.

3.2.2.3 La cellule flash

Comme pour la cellule EEPROM, la cellule flash se programme électriquement par injection

d'électrons et s'efface électriquement par effet tunnel. En revanche, la dimension de la cellule

est beaucoup plus réduite. C'est une technologie de mémoire reprogrammable relativement

récente (1988) qui connaît un fort développement. Cette solution non-volatile serait idéale si

les PLD basés sur de la mémoire Flash n’avaient pas deux générations de retard sur les PLD

basés sur de la mémoire SRAM (pour des raisons de procédé de fabrication).

3.2.2.4 La cellule SRAM

La cellule SRAM (Static Random Access Memory) consiste en deux inverseurs CMOS

connectés en boucle pour former un bistable. L'état de cette cellule peut être modifié par un

signal électrique externe (ligne B). La cellule RAM est une structure de stockage volatile. La

figure suivante représente la cellule d'une SRAM à 5 transistors (a) et une cellule à 6

transistors (b). Malgré son coût, C’est la méthode utilisée dans les FPGA les plus performants

à ce jour (pour des raisons de procédé de fabrication).

159

W

B

Q

W

Q

B

W

B Q

a) b)

Q

3.3 Les circuits full custom

Les circuits intégrés appelés full-custom ont comme particularité de posséder une architecture

dédiée à chaque application et sont donc complètement définis par les concepteurs. La

fabrication nécessite la création de l'ensemble des masques pour la réalisation (6 pour les

transistors plus 2 par couche métal). Les temps de fabrication de ces masques et de production

des circuits sont de ce fait assez long. Ces circuits sont ainsi appropriés pour de grandes

séries. L'avantage du circuit full-custom réside dans la possibilité d'avoir un circuit ayant les

fonctionnalités strictement nécessaires à la réalisation des objectifs de l'application, et donc un

nombre minimal de transistors (donc la surface de puce la plus petite et le coût le plus faible).

Parmi les circuits full-custom, on distingue :

• les circuits à la demande,

• les circuits à base de cellules.

3.3.1 Les circuits à la demande

Ces circuits sont directement conçus et fabriqués par les fondeurs. Ils sont spécifiques car ils

répondent à l'expression d'un besoin pour une application particulière. Le demandeur utilise le

fondeur comme un sous-traitant pour la conception et la réalisation et n'intervient que pour

exprimer le besoin. Ces circuits spécifiques utilisent au mieux la puce de silicium. Chaque

circuit conçu et fabriqué de cette manière doit être produit en très grande quantité pour

amortir les coûts de conception.

3.3.2 Les circuits à base de cellules

Les circuits à base de cellules (CBIC : Cell Based Integrated Circuit) permettent des densités

d'intégration allant jusqu'à plusieurs dizaines de millions de portes. Dans cette catégorie de

circuits, on distingue les circuits à base de cellules précaractérisées et les circuits à base de

cellules compilées.

160

3.3.2.1 les cellules précaractérisées

Les cellules précaractérisées sont des entités logiques plus ou moins complexes. Il peut s'agir

de cellules de base (portes, bascules, etc.) mais aussi de cellules mémoires (ROM, RAM) ou

encore de sous-systèmes numériques complexes (UART, cœur de microprocesseur, PLA, ...).

Toutes ces cellules ont été implantées et caractérisées au niveau physique (d'où la notion de

cellules précaractérisées) par le fondeur. La fonctionnalité globale de l'application à réaliser

s'obtient en choisissant les cellules appropriées dans une bibliothèque fournie par le fondeur.

3.3.2.2 Les circuits à base de cellules compilées

Les circuits à base de cellules compilées sont en fait basés sur l'utilisation de cellules

précaractérisées. A la différence des circuits précaractérisés, les cellules ne sont pas utilisables

directement mais au travers de modules paramètrables ou modules génériques. Chaque

module est créé par la juxtaposition de n cellules de même type. La différence entre circuits

précaractérisés et circuits compilés provient essentiellement de l'outil utilisé pour générer les

dessins des masques de fabrication. Ces outils sont appelés des compilateurs de silicium.

3.4 Les circuits semi-custom

Dans la famille des circuits semi-custom, on distingue deux groupes :

• les circuits prédiffusés,

• les circuits programmables.

3.4.1 Les circuits prédiffusés

Parmi les circuits prédiffusés, on distingue les prédiffusés classiques (ou "gate-array"), les

réseaux mer-de-portes ( ou « sea of gates ») et les ASICs structurés.

3.4.1.1 Les circuits prédiffusés classiques

Les circuits prédiffusés classiques possèdent une architecture interne fixe qui consiste, dans la

plupart des cas, en des rangées de portes séparées par des canaux d'interconnexion.

L'implantation de l'application se fait en définissant les masques d'interconnexion pour la

phase finale de fabrication. Ces masques d'interconnexion permettent d'établir des liaisons

entre les portes et les plots d'entrées/sorties. Alors que pour un circuit standard ou "full-

custom" tous les masques sont nécessaires, la fabrication des prédiffusés ne nécessite que la

définition des masques de métallisation; les autres masques définissant l'architecture sont

fixes. Cette technique permet de diminuer les délais de fabrication car les réseaux prédiffusés

sont fabriqués au préalable ; seule manque les couches d'interconnexions qui vont

161

particulariser chaque circuit. Par contre, les portes non utilisées sont perdues. Cette méthode

est moins efficace qu'un full-custom en terme d'utilisation de la surface de silicium.

Les circuits prédiffusés classiques intègrent entre 50000 à 10000000 de portes logiques et sont

intéressants pour des grandes séries. Pour des prototypes ou de petites séries, ils sont

abandonnés au profit des circuits programmables à haute densité d'intégration, comme les

FPGA. En effet, ceux-ci ont l'avantage indéniable d’être programmable sur site, c'est-à-dire

sans faire appel au fondeur. La figure suivante donne un exemple de structure pour un

prédiffusé classique. Les cellules internes sont de taille fixe et organisées en rangées ou

colonnes séparées par les canaux d'interconnexion.

3.4.1.2 Les circuits mer-de-portes

Contrairement aux prédiffusés classiques, les circuits mer-de-portes ne possèdent pas de

canaux d'interconnexion, ce qui permet d'intégrer plus d'éléments logiques pour une surface

donnée. Les portes peuvent servir, soit comme cellules logiques, soit comme interconnexions.

En fait, si ces circuits possèdent la structure logique équivalente à 250000 portes,

pratiquement, le nombre moyen de portes utilisables est de l'ordre de 100000, ce qui donne un

taux d'utilisation de 40% à 50%. En effet, si les canaux d'interconnexion ne sont pas imposés,

ils sont néanmoins nécessaires. Le gain des structures mer-de-portes est réalisé parce que ces

interconnexions ne sont pas imposées par l'architecture. En pratique, le taux d'utilisation

dépasse rarement 75%.

162

3.4.1.3 Les ASICs structurés

C’est le nième avatar du Gate Array traditionnel. Le principal problème des prédiffusés, c’est

qu’ils sont coincés entre les précaractérisés pour les grandes séries et les FPGA complexes.

L’idée de base de l’ASIC structuré, c’est d’offrir une offre logicielle simplifiée au client

(faible coût par rapport aux précaractérisés) mais avec la bibliothèque d’IPs (blocs de

propriété intellectuelle tels que les microprocesseurs, contrôleurs ethernet, …) des

précaractérisés : la simplicité et le coût des FPGA avec les potentialités du précaractérisé. La

réalité physique est bien entendue assez éloignée de la réalité marketing. Exemple de circuit :

le RapidChip de LSI logic, aujourd’hui abandonné.

3.4.2 Les circuits programmables

Tous les circuits spécifiques détaillés jusqu'à présent ont un point commun ; il est nécessaire

de passer par un fondeur pour réaliser les circuits, ce qui introduit un délai de quelques mois

dans le processus de conception. De plus, le coût des masques est très élevé. Cet inconvénient

a conduit les fabricants à proposer des circuits programmables par l'utilisateur (sans passage

par le fondeur) qui sont devenus au fil des années, de plus en plus évolués. Rassemblés sous le

terme générique PLD, les circuits programmables par l'utilisateur se décomposent en deux

familles :

1. les PROM, les PLA, les PAL et les EPLD,

2. les FPGA.

PLD(Circuit logique programmable)

PLA ou PAL(bipolaire

non effaçable)

PLD effaçable(circuit logique

effaçable)

FPGA(réseaux de portesprogrammables)

PAL CMOSou

GAL

EPLD ou

CPLD

FPGA de typeRAM

FPGA de type Flash

PROM

163

3.4.2.1 Les PROM

Nous allons voir dans ce paragraphe la PROM sous l’angle de la réalisation d’une fonction

logique. Même si elle n’est plus utilisée pour cela aujourd’hui, elle est à la base de la famille

de PLA, des PAL et des EPLD.

Convention de notation

Afin de présenter des schémas clairs et précis, il est utile d'adopter une convention de notation

concernant les connexions à fusibles. Les deux figures suivantes représentent la fonction ET à

3 entrées. La figure b) n'est qu'une version simplifiée du schéma de la figure a).

c

a

a.b.cab a.b.c

a)

b c

b)

Un exemple de notation est donné sur la figure ci-dessous. La fonction réalisée est S = (a . c)

+ (b . d). Une croix, à une intersection, indique la présence d'une connexion à fusible non

claqué. L'absence de croix signifie que le fusible est claqué. La liaison entre la ligne

horizontale et verticale est rompue. La sortie S réalise une fonction OU des 2 termes produits

(a.c) et (b.d).

cba

S

d

Les premiers circuits programmables apparus sur le marché sont les PROM bipolaires à

fusibles. Cette mémoire est l'association d'un réseau de ET fixes, réalisant le décodage

d'adresse, et d'un réseau de OU programmables, réalisant le plan mémoire proprement dit. On

peut facilement comprendre que, outre le stockage de données qui est sa fonction première,

cette mémoire puisse être utilisée en tant que circuit logique. La figure ci-dessous représente

la structure logique d'une PROM bipolaire à fusibles.

164

Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits de certaines

combinaisons des 4 variables A, B, C et D. Avec les PROM, les fonctions logiques

programmées sont spécifiées par les tables de vérités. Il suffit de mettre les variables d’entrées

sur les adresses et de récupérer la fonction logique sur le bit de donnée correspondant. Le

temps de propagation est indépendant de la fonction implantée (c’est le temps d’accès de la

mémoire).

3.4.2.2 Les PLA

Le concept du PLA ou FPLA a été développé dans les années 70 (Signetics, 1975). Il reprend

la technique des fusibles des PROM bipolaires. La programmation consiste à faire sauter les

fusibles pour réaliser la fonction logique de son choix. La structure des PLA est une évolution

des PROM bipolaires. Elle est constituée d'un réseau de ET programmables et d'un réseau de

OU programmables. Sa structure logique est la suivante :

165

Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits des 4 variables A, B, C

et D. Avec cette structure, on peut implémenter n'importe quelle fonction logique

combinatoire. Ces circuits sont évidemment très souples d'emploi, mais ils sont plus difficiles

à utiliser que les PROM. Statistiquement, il s'avère inutile d'avoir autant de possibilité de

programmation, d'autant que les fusibles prennent beaucoup de place sur le silicium. Ce type

de circuit n'a pas réussi à pénétrer le marché des circuits programmables. La demande s'est

plutôt orientée vers les circuits PAL.

3.4.2.3 Les PAL

Contrairement aux PLA, les PAL (Programmable Array Logic, MMI 1978) imposent un

réseau de OU fixes et un réseau de ET programmables. La technologie employée est la même

que pour les PLA. La figure qui suit représente la structure logique d'un PAL où chaque sortie

intègre 4 termes produits de 4 variables.

166

L'architecture du PAL a été conçue à partir d'observations indiquant qu'une grande partie des

fonctions logiques ne requiert que quelques termes produits par sortie. L'avantage de cette

architecture est l'augmentation de la vitesse par rapport aux PLA. En effet, comme le nombre

de connexions programmables est diminué, la longueur des lignes d'interconnexion est

réduite. Le temps de propagation entre une entrée et une sortie est par conséquent plus faible.

En revanche, il arrive qu'une fonction logique ne puisse être implantée, car une sortie

particulière n'a pas assez de termes produits. Prendre un boîtier plus gros, peut être

préjudiciable en terme de prix et de rapidité, le temps de propagation étant proportionnel à la

longueur des lignes d'interconnexion du réseau de ET et donc au nombre d’entrées. Pour

remédier à cette limitation, il a fallu modifier les entrées/sorties du circuit. Le PAL possède

toujours des entrées simples sur le réseau de ET programmables, mais aussi des broches

spéciales (voir figure ci-dessous) qui peuvent être programmées :

167

• en entrée simple en faisant passer le buffer de sortie trois états en haute impédance,

• en sortie réinjectée sur le réseau de ET. Cela permet d’augmenter le nombre de termes

produits disponibles sur les autres sorties.

Les structures présentées jusqu'à maintenant ne font intervenir que de la logique

combinatoire. Les architectures des PAL ont évolué vers les PAL à registres. Dans ces PAL,

la sortie du réseau de fusibles aboutit sur l'entrée d'une bascule D. La sortie Q peut aller vers

une sortie, la sortie Q étant réinjectée sur le réseau via un inverseur/non inverseur.

Avec cette structure, la sortie ne peut pas être utilisée comme entrée sur le réseau. L'exemple

d'un PAL à registres 16R8 est donné à la page suivante. Il implémente 8 termes produits de 16

variables par sortie. D'après la notation employée par les fabricants, la référence 16R8

signifie :

• 16 : nombre d'entrées au niveau du réseau de ET.

• R : PAL à registres.

• 8 : nombre de sorties.

Les plus gros PAL standards sont les 20R8 et 20L8.

168

Le PAL versatile (polyvalent), dont le membre le plus connu est le 22V10 (AMD, 1983),

présente une évolution des PAL vers les circuits logiques programmables de plus grande

complexité. En effet, ils continuent de respecter le principe de fonctionnement énoncé

précédemment, mais ils utilisent une structure de cellule de sortie qui s’apparente à celle d’un

EPLD. D'après la figure suivante, on remarque que la cellule de sortie dispose d'une bascule

D pré-positionnable associée à deux multiplexeurs programmables. Les connexions S0 et S1

sont réalisées grâce à des fusibles internes.

169

Cette sortie peut adopter plusieurs configurations (d’où le terme polyvalent), le 22V10

pouvant être utilisé à la place de tous les PAL bipolaires classiques :

• sortie combinatoire active au niveau bas ou au niveau haut,

• sortie registre active au niveau bas ou au niveau haut,

• Entrée (broche bidirectionnelle).

Les premiers PAL pouvaient être assez facilement programmés à la main. Toutefois, la

réalisation de fonctions complexes est devenue rapidement inextricable. Des logiciels de

développement sont donc apparus afin de faciliter ce travail. Il en existait de nombreux, les

plus connus étant PALASM (société AMD) et ABEL (société DataIO). Au-delà d’un certain

niveau de complexité, l’utilisation de leur simulateur intégré permettait une mise au point

rapide de la fonction à réaliser.

Tous les PAL disposent d'un fusible ou bit de sécurité. Ce fusible, une fois claqué, interdit la

relecture d'un composant déjà programmé. En effet, il arrive que des entreprises indélicates

soient tentées de copier les PAL développés par leurs concurrents.

Un des inconvénients des circuits bipolaires à fusibles, est qu'ils ne peuvent pas être testés à la

sortie de l'usine. Pour tester leur fonctionnement, il faudrait en effet claquer les fusibles, ce

qui interdirait toute programmation ultérieure. A l'origine, les premiers PAL étaient bipolaires

puisqu'ils utilisaient la même technologie que les PROM bipolaires à fusibles. Il existe

maintenant des PAL en technologie CMOS (appelés GAL (Generic Array Logic) par certains

fabricants, ex : ISPGAL22V10 de Lattice), programmables et effaçables électriquement,

utilisant la même technologie que les mémoires EEPROM. Comme ils sont en technologie

CMOS, ils consomment beaucoup moins, en statique, que les PAL bipolaires de complexité

équivalente qui sont maintenant totalement abandonnés.

170

3.4.2.4 Les EPLD

Les EPLD (Erasable Programmable logic Device) sont des circuits programmables

électriquement et effaçables, soit par exposition aux UV pour les plus anciens, soit

électriquement. Ces circuits, développés en premier par la firme ALTERA, sont arrivés sur le

marché en 1985. Les EPLD sont une évolution importante des PAL CMOS. Ils sont basés sur

le même principe pour la réalisation des fonctions logiques de base. Les procédés physiques

d'intégration permis par les EPLD sont nettement plus importants que ceux autorisés par les

PAL CMOS. En effet, les plus gros EPLD actuellement commercialisés intègrent plusieurs

dizaines de milliers de portes utilisables par l'utilisateur. On peut ainsi loger dans un seul

boîtier, l'équivalent d'un schéma logique utilisant jusqu'à 50 à 100 PAL classiques.

Comme les PAL CMOS, les EPLD font appel à la notion de macro-cellule qui permet, par

programmation, de réaliser de nombreuses fonctions logiques combinatoires ou séquentielles.

Un exemple de schéma d’une macro-cellule de base d'un EPLD est présenté ci-dessous. On

remarque que le réseau logique est composé de 3 sous ensembles :

• le réseau des signaux d'entrées provenant des broches d'entrées du circuit,

• le réseau des signaux des broches d'entrées/sorties du circuit,

• le réseau des signaux provenant des autres macro-cellules.

171

Outre la logique combinatoire, la macro-cellule possède une bascule D configurable. Cette

bascule peut être désactivée par programmation d’un multiplexeur. Le signal d'horloge peut

être commun à toutes les macro-cellules ou bien provenir d'une autre macro-cellule via le

réseau logique.

Quelle que soit la famille d'EPLD, la fonctionnalité de la macro-cellule ne change guère. En

revanche, plus la taille des circuits augmente, plus les possibilités d'interconnexions et le

nombre de macro-cellules augmentent. On voit ci-dessous la structure d’un EPLD de la

famille MAX 5000 d’ALTERA

172

Il existe plusieurs types d'EPLD en technologie CMOS :

• Les circuits programmables électriquement et non effaçables. Ce sont les EPLD de type

OTP (One Time Programmable).

• Les circuits programmables électriquement et effaçables aux UV (obsolètes).

• Les circuits programmables électriquement et effaçables électriquement dans un

programmateur.

• Les circuits programmables électriquement et effaçables électriquement sur la carte (ISP :

In Situ Programmable), utilisant une tension unique.

Les plus rapides des EPLD ont des temps de propagation (entrée vers sortie sans registre) de

l'ordre de quelques ns. Le taux d'utilisation des ressources d'un EPLD dépasse rarement 80 %.

Avec les EPLD, il est possible de prédire la fréquence de travail maximale d'une fonction

logique, avant son implémentation. On rencontre parfois le terme CPLD (Complex

Programmable Logic Device). Ce terme est généralement utilisé pour désigner des EPLD

ayant un fort taux d'intégration.

3.4.2.5 Les FPGA

Lancé sur le marché en 1984 par la firme XILINX, le FPGA (Field Programmable Logic

Device) est un circuit prédiffusé programmable. Le concept du FPGA est basé sur l'utilisation

d'une LUT (LookUp Table) comme élément combinatoire de la cellule de base. En première

approximation, cette LUT peut être vue comme une mémoire (16 bits en général) qui permet

de créer n’importe quelle fonction logique combinatoire de 4 variables d’entrées. Chez Xilinx,

on appelle cela un générateur de fonction ou Function Generator. La figure suivante

représente la cellule type de base d'un FPGA.

S

D0

D1

D

CE

H

LUT 4 entrées

MUX 2:1

mémoire

Q

O

173

Elle comprend une LUT 4 entrées et une bascule D (D Flip-Flop). La bascule D permet la

réalisation de fonctions logiques séquentielles. La configuration du multiplexeur 2 vers 1 de

sortie autorise la sélection des deux types de fonction, combinatoire ou séquentielle. Les

cellules de base d'un FPGA sont disposées en lignes et en colonnes. Des lignes

d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre

les diverses cellules. Ces lignes d'interconnexions permettent de relier les cellules entre elles,

et avec les plots d'entrées/sorties. Les connexions programmables sur ces lignes sont réalisées

par des transistors MOS dont l'état est contrôlé par des cellules mémoires SRAM. Ainsi, toute

la configuration d'un FPGA est contenue dans des cellules SRAM.

Contrairement aux EPLD, on ne peut pas prédire la fréquence de travail maximale d'une

fonction logique, avant son implémentation. En effet, cela dépend fortement du résultat de

l'étape de placement-routage. Tous les FPGA sont fabriqués en technologie CMOS, les plus

gros d'entre eux intègrent jusqu'à 10000000 portes logiques utilisables.

Par rapport aux prédiffusés classiques, les interconnexions programmables introduisent des

délais plus grands que la métallisation (environ 3 fois plus lents). Par contre, les cellules

logiques fonctionnent à la même vitesse. Pour minimiser les délais de propagation dans un

FPGA, il faut donc réduire le nombre de cellules logiques utilisées pour réaliser une fonction.

174

Par conséquent, les cellules logiques d’un FPGA sont plus complexes que celles d’un

prédiffusé.

3.4.2.6 Conclusion

Pour éclaircir les idées, on peut classer les circuits numériques spécifiques à une application

suivant l'architecture du circuit. C'est-à-dire quels sont le ou les constituants de base mis à la

disposition de l'utilisateur et quelles sont les possibilités d'interconnexion de ces constituants

et par quelle technique? On parle en général de la « granularité » de l'architecture. La figure

suivante reprend la classification des circuits spécifiques à une application suivant leur

architecture.

3.5 Implémentation

Les PLD et les prédiffusés sont des circuits spécifiques dont les puces de silicium ont déjà des

cellules implantées. Durant l'étape d'implémentation, il faut résoudre les problèmes du

placement de la logique dans les cellules de base puis des interconnexions. L'implémentation

est réalisée une fois la saisie du design terminée. Le design peut être entré, soit graphiquement

(schématique), soit sous forme de langages de description matériel (VHDL, équations

booléennes, ...). Les étapes de l'implémentation sont :

175

1. La synthèse. La synthèse est l’opération qui permet de créer une netlist (EDIF ou NGC) à

partir d’une description de haut niveau écrite en VHDL (ou en Verilog). C’est la

transformation d’une description abstraite en une description physique. Une netlist est un

schéma sous forme texte. Elle répertorie toutes les fonctions logiques de base du design

(les primitives) ainsi que leurs interconnexions.

2. La translation. L'étape de translation consiste à établir une netlist sans hiérarchie interne (à

plat) et incorporant les contraintes à partir de la netlist précédente.

3. L'optimisation. L'étape d'optimisation reprend la netlist pour éliminer les portes inutiles et

la logique redondante.

4. Le partitionnement. Le design, une fois optimisé, est partitionné en blocs logiques pouvant

être implémenté dans les cellules de base du circuit spécifique.

5. Le placement-routage. Le placement détermine la position de chaque bloc logique

partitionné à l'intérieur du circuit spécifique. Les algorithmes de placement fonctionnent

par itérations. Ils essaient de réaliser le meilleur placement possible, c'est-à-dire qu'ils

regroupent dans une même zone du circuit une fonction nécessitant plusieurs cellules de

base, ceci afin de limiter les temps de propagation. Cependant, le résultat du placement

n'est pas toujours idéal, par exemple dans le cas des FPGA. Il est souvent nécessaire de

placer manuellement une partie du design (c'est le « Floorplanning »). Une fois la phase de

placement terminée, l'étape de routage doit être effectuée. Elle utilise les ressources de

routage du circuit pour réaliser les interconnexions entre les différentes cellules et les

broches d'entrée/sortie. Après l'étape de placement-routage, l'implémentation est terminée ;

le circuit spécifique peut être programmé à partir d'un fichier binaire de configuration

obtenu ou alors par masque chez le fondeur.

3.6 Comparaison entre les FPGA et les autres circui ts spécifiques

La comparaison et donc le choix entre les différentes technologies est une étape délicate car

elle conditionne la conception mais aussi toute l’évolution du produit à concevoir. De plus,

elle détermine le coût de la réalisation et donc la rentabilité économique du produit.

Généralement, les quantités à produire imposent leurs conditions de rentabilité, dans le

domaine du grand public par exemple. Par contre, dans le matériel professionnel, toutes les

options sont ouvertes. Il faut établir un rapport coût / souplesse d’utilisation le plus souvent

avec des données partielles (pour les quantités à produire par exemple). Nous allons nous

contenter dans ce paragraphe de comparer ce qui est comparable (PLD / ASIC, EPLD /

FPGA) et de donner une méthode de calcul des coûts des familles ASIC et PLD.

176

3.6.1 Comparaison entre les PLD et les ASIC.

Un premier choix doit être fait entre les ASIC et les PLD. Les avantages des PLD par rapport

aux ASIC sont les suivants :

• ils sont entièrement programmables par l'utilisateur.

• Ils sont généralement reprogrammables dans l'application, ce qui facilite la mise au point et

garantit la possibilité d'évolution.

• les délais de conception sont réduits, il n'y a pas de passage chez le fondeur.

En revanche, les inconvénients des PLD par rapport aux ASIC sont les suivants :

• ils sont moins performants en terme de vitesse de fonctionnement (d’un facteur 2 à 3).

• le taux d'intégration est moins élevé (d’un facteur 10 environ).

• La programmation coûte les 2/3 de la surface de silicium.

• Il y a moins de possibilités pour optimiser la consommation.

De plus, le coût de l’ASIC en grande quantité est beaucoup plus faible que le coût du PLD

(quoique les choses évoluent très rapidement dans ce domaine, notamment dans la

compétition entre FPGA et prédiffusés). Au-delà d’une certaine quantité, l’ASIC est

forcement plus rentable que le PLD. Toute la question est donc de savoir quelle est cette

quantité.

3.6.2 Comparaison entre les FPGA et les EPLD

Si un PLD est choisi, il faut savoir si on doit utiliser un EPLD ou un FPGA. En réalité, le

choix est assez facile à faire. Le domaine d'utilisation des FPGA est celui des prédiffusés, par

exemple les fonctions logiques ou arithmétiques complexes ou le traitement du signal. Le

domaine d'utilisation des EPLD est plutôt celui des PAL, par exemple les machines d'état

complexes. Il est à noter qu'un marché important des PAL et des EPLD est la correction des

erreurs de conception dans les ASIC afin d'éviter un aller-retour coûteux chez le fondeur.

3.6.3 Seuil de rentabilité entre un FPGA et un ASIC

Avec un taux d'intégration de plus en plus important, les FPGA deviennent très intéressants

pour des productions en série par rapport aux ASIC. La question qui se pose au concepteur est

la suivante : combien d'unités doit-on produire, pour que l'ASIC soit plus rentable que le

FPGA ?

177

Le facteur principal qui détermine le coût d’un circuit intégré est la surface de la puce ou

encore le nombre de puces que l’on peut fabriquer sur une tranche de silicium. On travaille

aujourd’hui avec des tranches de 300 mm de diamètre et les plus grosses puces sont de

dimension 25x20 mm. Deux éléments peuvent fixer la taille de la puce : le nombre de portes

utilisées pour réaliser la fonction logique et le nombre d’entrées-sorties. Jusqu'à la technologie

0.5 µm, c’est la fonction logique qui détermine la taille de la puce et donc son prix. C’est la

raison pour laquelle, à fonctionnalité identique, le circuit full-custom est le moins cher alors

que le PLD est le plus coûteux à produire. Mais avec des circuits de plusieurs centaines de

broches, la taille de la puce tend à être fixée de plus en plus par les E/S et les différences de

prix s’estompent (notamment entre les FPGA et les prédiffusés).

Sans entrer dans les détails, une analyse rapide peut donner un ordre de grandeur du seuil de

rentabilité entre un FPGA et un ASIC. Prenons comme exemple un boîtier de 10 000 portes.

L'étude se base sur des données fournies par la société d'études de marché DATAQUEST en

1995. La formule de base du seuil de rentabilité est la suivante :

coût total = NRE + (développement et outils) + ( X unités * prix à l'unité)

Les NRE (Non Recurring Expenses) sont les frais fixes de mise en œuvre. On obtient pour les

ASIC et les FPGA les deux formules suivantes :

ASIC = $25 000 (NRE) + $79 000 (développement et outils) + ( X unités * $13)

FPGA = 0 NRE + $25 000 (développement et outils) + ( X unités * $79)

Il n'y a pas de NRE pour un FPGA. Les NRE sont imputés à chaque fois que l'on fait appel à

un fondeur. A partir des 2 équations ci-dessus, le seuil de rentabilité est atteint pour 1 196

unités. Le FPGA devient plus cher à produire qu'un ASIC au-delà de 1 196 unités. En fait, il

existe d'autres facteurs qui influent grandement sur le seuil de rentabilité :

• Le « time to market » (temps de mise sur le marché). C'est le temps écoulé entre le début

de l'étude et la phase de production. Prendre du retard sur le lancement d'un produit sur le

marché, en raison d'un cycle de développement et de mise au point trop long, a des effets

négatifs en termes de rentabilité. Le cycle moyen de développement d'un FPGA est de 11

semaines, il passe à 32 semaines pour un ASIC.

178

• La correction des erreurs. Environ 30 % des ASIC retournent chez le fondeur pour des

modifications (11 % sont des erreurs du fondeur et 19 % sont des modifications du design).

Ce nouveau cycle de développement introduit un délai supplémentaire de 12 semaines.

Pour un FPGA, une modification du design est très rapide, et n'apporte pratiquement pas de

surcoût.

• Les FPGA masqués. Les interconnexions programmables de ces FPGA sont remplacés par

des interconnexions fixes chez le fabricant (séries HardCopy chez Altera par exemple). Le

circuit n'est alors plus reprogrammable. Ils sont compatibles, broche à broche, avec les

FPGA programmables du même fabriquant mais ils sont moins chers, les NRE étant

beaucoup moins élevés que pour les ASIC. La méthode consiste à développer le prototype

avec un FPGA programmable puis à envoyer le fichier de configuration final chez le

fondeur. Celui-ci produit les FPGA HardCopy avec la configuration souhaitée mais il y a

une quantité minimum d’unités à commander.

Les chiffres permettant de quantifier les seuils de rentabilité entre les familles de circuits sont

difficiles à obtenir et parfois hautement subjectifs. Les ordres de grandeur des seuils de

rentabilité sont les suivants :

jusqu'à 5000 pièces entre 5000 et 50000 entre 50000 et 500000 plus de 500000

PLD prédiffusé précaractérisé full-custom

Il est important de noter qu’il existe une nette tendance visant à remplacer le prédiffusé par le

FPGA, certains fabricants (comme Xilinx) prétendant commercialiser des FPGA moins cher

que des prédiffusés pour des quantités de 100000 pièces. Il est difficile d’avoir une opinion

tranchée car les deux familles évoluent très rapidement. La mort des prédiffusés, souvent

annoncée, ne s’est toujours pas produite. Cependant, les coûts des masques de fabrication, qui

suit la loi de Moore, devrait repousser les ASICs vers des fabrications en série de plus en plus

grande.

3.7 Les familles de FPGA/EPLD

Le marché mondial des PLD représentait en 2004 3.3 Md$ dont 85 % pour les FPGA et 15 %

pour les CPLD à comparer avec un marché de 14 Md$ pour les ASIC. Deux points importants

sont à noter pour le concepteur en électronique et concernent particulièrement les PLD :

179

Après 2000, la compatibilité 5V et 3.3 V des E/S n’est plus obligatoire. Certains circuits

les tolèrent (avec une résistance série), d’autres non. Les tensions d’alimentations sont

multiples (exemple Spartan-3 : 3.3, 2.5 et 1.2 V).

Les boîtiers sont tous CMS. Quelques CPLD sont en boîtier PLCC et SOP. Pour les petits

FPGA faible coût, on trouve encore des QFP 100, 144 ou 208 broches. Pour les autres

circuits, il n’y a plus que des µBGA (256 à 1760 broches).

Voyons maintenant les principaux fabricants de PLD ainsi que leur offre.

3.7.1 Xilinx (52 % part de marché en 2008)

Le tableau suivant dresse l’historique des PLD chez Xilinx. Les circuits en italique ne sont

pas supportés par le synthétiseur interne XST. Xilinx ne commence à fabriquer des CPLD

qu’à partir de 1995 pour avoir une offre complète. Dans cette optique, la société rachète la

famille de CPLD « Coolrunner » (basse consommation) à Philips en 1999.

FPGA (SRAM) FPGA faible coût CPLD (Flash)

XC2000 (1984)

XC3000 (1987)

XC4000 (1991) Spartan (1998) Spartan-XL (1999)

XC9500 (1996) XC9500XL (1998)

Virtex (1999) Spartan-2 (2000) CoolRunner (1999)

Virtex-E (2000) Spartan-2E (2002) XC9500XV (1999)

Virtex-II (2001) Spartan-3 (2004) CoolRunner-II (2002)

Virtex-II pro (2003)

Virtex-4 (2005)

Virtex-5 (2006)

Virtex-6 (2009) Spartan-6 (2009)

Outil logiciel : ISE.

Processeurs embarqués soft : Picoblaze, Microblaze.

Processeurs embarqués hard : PPC405.

3.7.2 Altera (34 % part de marché en 2008)

Le tableau suivant dresse l’historique des PLD chez Altera. Altera ne commence vraiment à

fabriquer des FPGA SRAM qu’à partir de la FLEX10K. Avant 1995, Altera ne vendait que

des CPLD.

180

FPGA (SRAM) FPGA faible coût CPLD (Flash)

FLEX8000 (1992) Classic (EP300 1984)

MAX 500 (1988)

FLEX10K (1995) FLEX6000 (1997) MAX 7000 (1991)

APEX20K (1999) MAX 9000 (1994)

APEX20KE, 20KC ACEX 1K (2000)

APEX II (2001)

Stratix (2002) Cyclone (2002)

Stratix-II (2004) Cyclone II (2005) MAX II (2004)

Stratix-III (2007) Cyclone III (2007)

Stratix-IV (2008) Cyclone IV (2009) MAX V (2010)

Outil logiciel : Max+plus II, Quartus II.

Processeur embarqué soft : NIOS.

3.7.3 Les autres fabricants

Les autres fabricants vivent sur des niches du marché des PLD, malgré tous leurs efforts pour

en sortir. Lattice (8 % part de marché en 2008) a racheté VANTIS à AMD qui avait elle-

même racheté MMI, le créateur des PAL. Lattice est le spécialiste des PAL.

FPGA (Flash) FPGA faible coût (Flash) CPLD (Flash)

ECP (2004) EC (2004) IspGAL, ispMACH, ispXPLD

ECP3 (2009) SRAM ? XP2

Actel (6 % part de marché en 2008) est l’inventeur des FPGA à anti-fusibles.

FPGA (anti-fusible) FPGA (Flash) CPLD

Axcelerator (2002) ProASIC (2000)

IGLOO (low power)

ProASIC3

Autres fournisseurs : Quicklogic, Atmel et Cypress.

181

4 Conversion analogique/numérique

Les systèmes de traitement numérique acceptent en entrée et restituent des grandeurs

physiques qui évoluent le plus souvent de manière analogique. On peut parfois capter ou

restituer directement ces grandeurs en numérique (comme par exemple dans le cas d’une

caméra CCD ou d’un écran plat LCD, au moins vu de l’extérieur) mais il faut généralement

convertir le signal analogique d’entrée en signal numérique puis convertir après traitement le

signal numérique en signal analogique. Ce paragraphe va traiter des circuits assurant ces

conversions.

4.1 Principes fondamentaux

4.1.1 Introduction Malgré les nombreuses possibilités d’utilisation des convertisseurs, on peut établir le schéma

typique d’une chaîne de traitement de l’information.

Entrée

analogique

Filtre passe-basanti-repliement

Echantillonnage Quantification Traitementnumérique

Conversionnumérique/analogique

Filtre passe-basde lissage

SortieanalogiqueConversion analogique/numérique

On trouve toujours dans une telle chaîne trois opérations principales :

• Le passage du signal analogique au signal numérique, c’est-à-dire le filtrage passe-bas

anti-repliement, l’échantillonnage et la quantification. Les deux dernières étapes forment la

conversion analogique/numérique.

• Le traitement numérique.

• Le passage du signal numérique au signal analogique, c’est-à-dire la conversion

analogique/numérique et le filtrage passe-bas de lissage.

Cette chaîne conduit à définir trois types de signaux :

1. Le signal analogique. C’est un signal dont l’amplitude varie de manière continue en

fonction du temps.

2. Le signal échantillonné. C’est un signal dont l’amplitude varie de manière discontinue

avec le temps. Son amplitude est égale à celle du signal analogique à tous les instants n.Te

et vaut 0 ailleurs. Ce signal est donc constitué d’une suite d’échantillons espacés de Te, la

période d’échantillonnage.

182

Signal échantillonné

Signal analogiqueamplitude

temps0 Te-Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te

3. Le signal quantifié (ou signal numérique). L’amplitude de chaque échantillon du signal

précédent est un nombre réel de précision infini (par exemple, 7.2354 volts). Pour pouvoir

traiter un échantillon en numérique, il faut commettre une approximation sur son

amplitude pour pouvoir utiliser un nombre fini de bits. C’est la quantification. Le signal

quantifié est converti par exemple sur 8 bits, ce qui signifie que chaque échantillon réel est

codé avec 8 bits. Le signal numérique est donc une suite de nombres binaires codés sur 8

bits qui représente le signal analogique de départ.

Tout le problème est de savoir sous quelles conditions le signal numérique représente

fidèlement le signal analogique.

4.1.2 Echantillonnage

La première question qui se pose est la valeur de la fréquence d’échantillonnage Fe. Plaçons-

nous dans le cas suivant :

Signal analogiquerestitué

Convertisseuranalogique/numérique

CAN

Convertisseurnumérique/analogique

CNA

N bits

Fe = Fréquenced’échantillonnage

Signal analogiqued’entrée

183

Le théorème de Shannon dit que, pour que le signal analogique restitué soit identique au

signal analogique d’entrée (avec des convertisseurs parfaits), il est nécessaire que :

Fe > 2.Fb, Fb étant la fréquence la plus élevée du signal à échantillonner.

Par exemple, dans le cas d’un signal sinusoïdal de fréquence 1 kHz, la fréquence

d’échantillonnage doit être supérieure à 2 kHz pour que l’on puisse récupérer le signal

originel après conversion numérique/analogique.

Des signaux plus complexes comme le son ou l’image ont un spectre très large (voir même

théoriquement infini). Il est donc nécessaire de les filtrer pour limiter la bande des fréquences

qu’ils occupent avant de pouvoir les échantillonner. Le filtre passe-bas utilisé pour cette

opération est appelé « filtre anti-repliement » car le non respect du théorème de Shannon

provoque des repliements de spectre dans le signal analogique. Par exemple, dans le cas du

disque compact audio, la bande passante du son est limitée à 20 kHz pour une fréquence

d’échantillonnage égale à 44.1 kHz.

Lorsque nous avons défini le signal échantillonné, la durée de chaque échantillon était

supposée très faible (voire même nulle). Or, la valeur de l’échantillon doit être maintenue

suffisamment longtemps pour que la quantification puisse avoir lieu de manière précise, sauf

pour les signaux très lents. On appelle cette opération le blocage. Le schéma suivant montre le

signal en sortie d’un échantillonneur-bloqueur.

Signal échantillonné-bloqué

Signal analogiqueamplitude


Le schéma synoptique d’un montage échantillonneur-bloqueur E/B (en anglais SHA : Sample

and Hold Amplifier) et son fonctionnement sont plutôt simples :

184

Vana VechC

I fermé,charge de C

amplitude

temps0 Te 2Te

I

3Te

I ouvert,C reste chargé

Vana

Vech

Au moment de l’échantillonnage, l’interrupteur I se ferme et la capacité C se charge à la

valeur de l’amplitude du signal analogique d’entrée Vana. Après le temps nécessaire à cette

charge, l’interrupteur s’ouvre et la valeur échantillonnée est disponible aux bornes de C pour

la quantification. En fait, le fonctionnement est bien plus complexe à cause des imperfections

de l’interrupteur analogique (Ron ≠ 0 et Roff ≠ ∞) et de l’impédance d’entrée du

quantificateur (Ze ≠ ∞).

4.1.3 Quantification

L’espace des amplitudes du signal échantillonné est divisé en intervalles qui peuvent être :

• De même hauteur. C’est la quantification linéaire qui est utilisée dans le cas général.

• De hauteurs différentes. On parle alors de quantification non-linéaire (en particulier en

fonction de lois logarithmiques comme la loi A ou la loi µ utilisées en téléphonie pour

coder avec plus de précision les amplitudes faibles que les amplitudes élevées).

La valeur numérique de l’échantillon à quantifier s’obtient en prenant le numéro de code

associé au niveau le plus proche. Les codages les plus utilisés sont le codage binaire naturel,

complément à 2 (CA2), Gray… Dans ce chapitre, on ne traitera que de la quantification

linéaire avec codage en binaire naturel comme sur la figure suivante :

185

Niveau de quantificationCodes binaires

Signal quantifié

amplitude

000

001

010

011

100

101

110

111

Signal échantillonné-bloqué

temps0 Te 2Te 3Te

011 101 110 101 0100 V

1 V

4Te 5Te L’écart ∆ entre deux niveaux de quantification successifs (ou encore la hauteur d’un

intervalle) est appelé « pas de quantification ». Dans l’exemple précédent, on a 8 niveaux

(codage sur 3 bits) entre 0 et 1 Volt soit 7 intervalles. Le pas de quantification est donc égal à

0.143 Volt (1/7). On peut maintenant définir la fonction de transfert d’un convertisseur

analogique/numérique (3 bits) en plaçant l’amplitude analogique du signal en abscisse et les

valeurs numériques obtenues après conversion en ordonnée.

∆

Valeurs numériques

Vanalogique000

001

010

011

100

101

110

111

0 V VrefVref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

Vcodé

186

Vous noterez que l’on a créé 9 niveaux analogiques compris entre 0 V et Vref afin d’obtenir 8

intervalles codés de 000 à 111. A chaque valeur analogique à convertir est associée une valeur

numérique de sortie qui correspond au niveau de quantification le plus proche. Dans cette

configuration, le pas de quantification pour un convertisseur N bits est égal à :

N2

Vref=∆ [V].

La tension continue de référence Vref est égale à l’amplitude maximale du signal analogique

à l’entrée du convertisseur. Soit un mot binaire B = bN-1, bN-2, … b1, b0. bN-1 est appelé le bit le

plus significatif (MSB : Most Significant Bit) et b0 le bit le moins significatif (LSB : Least

Significant Bit). La tension analogique correspondant à la valeur numérique B est égale à :

+++++= −−−−−

1N0

2N1

23N

12N

01N

2

b

2

b...

2

b

2

b

2

b

2

VrefVcodé

Prenons par exemple un codage sur 4 bits et une tension de référence de 5 V. Le pas de

quantification est égal à 312.5 mV, une valeur numérique 1010 correspond à une tension

analogique égale à 3.125 V. La conversion analogique/numérique s’effectue en considérant

l’appartenance de la tension d’entrée à un intervalle centré sur les valeurs de Vcodé. Il y a

donc naturellement une différence entre la valeur de la tension codée et la valeur du signal

d’entrée. C’est l’erreur de quantification ou erreur de conversion. Elle est aussi appelée

tension de résidu. Plus la conversion est précise et plus la valeur du résidu est faible puisque :

Vanalogique = Vcodé + Vrésidu

La fonction de transfert d’un convertisseur vue précédemment n’est valable qu’entre 0 et Vref

(ou –Vref/2, +Vref/2). Si la tension analogique sort de cette plage, la valeur numérique de

sortie ne change plus. Les caractéristiques d’un convertisseur analogique/numérique ne sont

définies que sur sa plage de tension d’entrée. L’échantillonnage est une opération qui ne

change pas la valeur du signal analogique. Par contre, la quantification introduit un bruit

résultant de la différence entre la valeur analogique et la valeur numérique codée. En

appliquant à l’entrée du convertisseur 3 bits vu précédemment une tension variant

linéairement entre 0 et Vref, ce bruit (la tension de résidu) varie selon la forme en dents de

scie suivante :

187

∆2

∆2

erreur

Vanalogique

0 V VrefVref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

L’erreur de quantification vaut au maximum la moitié du pas de quantification, c’est à dire

LSB2

1± (on ne tient pas compte du dernier intervalle). Ce bruit de quantification ajouté au

signal analogique peut être gênant pour certaines applications. En fait, il est inversement

proportionnel au nombre de bits utilisés pour effectuer la conversion. Une formule

couramment utilisée lie le nombre de bits au rapport signal sur bruit de quantification (SNR)

de la conversion :

[ ] dB1,766.NV

V20.logdB

N

S

efficacetionquantificabruit

efficaceanalogique10

q

+=

=

Par exemple, on a généralement un SNR égal à 50 dB en télévision. On doit donc utiliser un

convertisseur 8 bits (6x8 + 1,76 ≈ 50 dB) pour travailler dans ce domaine. Cette formule est

calculée avec une tension sinusoïdale pleine échelle (entre 0 et Vref) à l’entrée du

convertisseur. Il faut bien comprendre que le bruit de quantification ne dépend que du

nombre de bits utilisés pour la conversion, mais pas de l’amplitude du signal d’entrée. Si vous

n’utilisez pas toute la plage disponible (la dynamique d’entrée), le SNR diminue dans les

mêmes proportions que le signal d’entrée. Si la dynamique est par exemple de 1 V et que le

signal analogique ne fait que 500 mV crête à crête d’amplitude, le SNR est divisé par 2, soit

SNR = 6.N – 4,24 dB.

4.1.4 Reconstruction du signal analogique

Théoriquement, un simple filtre passe-bas suffit pour restituer le signal après échantillonnage.

La quantification impose cependant l’utilisation d’un convertisseur numérique/analogique

(CNA) pour passer d’une suite de nombres binaires à un signal similaire au signal

échantillonné-bloqué vu précédemment. Le CNA doit être cadencé par une horloge de même

fréquence que celle utilisée pour le CAN. Le signal suivant est obtenu en sortie du CNA :

188

Signal en marches d’escalier

amplitude


Soit le mot binaire B = bN-1, bN-2, … b1, b0. L’amplitude de l’échantillon correspondant à B en

sortie du CNA est égale à :

+++++= −−−−−

1N0

2N1

23N

12N

01N

2

b

2

b...

2

b

2

b

2

b

2

VrefVrestit

On en déduit la fonction de transfert d’un CNA (3 bits) :

Valeursnumériques

Vrestituée

000 001 010 011 100 101 110 1110 V

Vref

Vref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

189

La tension de sortie évolue entre 0 et 8

7.Vref, la tension continue de référence Vref n’étant

pas nécessairement égale à celle utilisée pour le CAN.

Il reste maintenant à passer du signal en marches d’escalier au signal analogique réel. Il faut

pour cela passer le signal dans un filtre passe-bas appelé « filtre de lissage ». Pour un signal

analogique dont le spectre est compris entre 0 et Fb, la fréquence de coupure du filtre de

lissage doit être égale à Fb. La sélectivité de ce filtre (comme d’ailleurs celle du filtre anti-

repliement) doit être élevée. Le sur-échantillonnage permet de diminuer cette contrainte.

4.1.5 Le sur-échantillonnage

On peut sur-échantillonner au niveau du CAN ou au niveau du CNA. Les objectifs ne sont pas

les mêmes mais dans les 2 cas, on relâche la contrainte sur la sélectivité du filtre (anti-

repliement et lissage). En effet, en respectant strictement le théorème de Shannon, on doit

utiliser des filtres qui sont des fonctions portes en fréquence, donc qui sont irréalisables avec

un nombre fini de coefficients :

1

0 f

|T|

fech/2

Prenons l’exemple d’un sur-échantillonnage d’un facteur 4 au niveau du CAN. On choisit

fech égale à 8.fmax. Le filtre anti-repliement nécessaire pour respecter le théorème de

Shannon est maintenant beaucoup moins sélectif, voir inutile :

0

1

f

amplitude

fech

filtre anti- repliement

fmax fech/2

190

Après échantillonnage, on obtient :

0 f

amplitude

fech fech/2

bruit de quantification +

bruit analogique

Etalé entre 0 et fech/2, on trouve le bruit analogique non filtré ainsi que le bruit de

quantification (répartition uniforme). On peut maintenant filtrer passe bas d’un facteur 4 :

0 f

amplitude

fech fech/2

puis décimer le signal (supprimer 3 échantillons sur 4) :

0 f

amplitude

fech’

…

De cette manière, on a éliminé le bruit analogique hors bande utile et réduit le bruit de

quantification d’un facteur 4 en puissance, soit un facteur 2 en amplitude. On a donc gagné un

bit de quantification. On utilise souvent cette méthode pour les récepteurs radio.

191

En résumé, le sur-échantillonnage au niveau du CAN permet :

1. de rendre le filtre anti-repliement moins sélectif (voir de l’éliminer pour un sur-

échantillonnage très important).

2. en réalisant une opération de filtrage puis de décimation, de gagner un bit de

quantification à chaque fois que l’on réduit fech d’un facteur 4.

Plaçons-nous maintenant au niveau du CNA. En utilisant normalement Shannon, on doit

réaliser un filtrage très sélectif pour lisser le signal, ce qui est très coûteux :

0 f

amplitude

fech 0

f

amplitude

fech

⇒

Le sur-échantillonnage permet de résoudre ce problème. Par exemple, on va interpoler le

signal d’un facteur 4 en réalisant les opérations suivantes en numérique : insertion de 3

échantillons nuls entre 2 échantillons du signal (fech’ = 4.fech), puis filtrage passe-bas (filtre

d’interpolation). Le filtre de lissage analogique est alors beaucoup plus facile à réaliser (et

moins cher).

0 f

amplitude

fech’ fech’/2

filtre de lissage

En résumé, le sur-échantillonnage (par interpolation) au niveau du CNA permet de rendre le

filtre de lissage moins sélectif.

192

4.2 Caractéristiques des convertisseurs

4.2.1 Introduction

Le bruit de quantification est inhérent à la conversion analogique/numérique. Ce n’est

cependant pas la seule source d’erreurs entre l’entrée et la sortie de notre chaîne de traitement

de l’information. Les circuits convertisseurs analogique/numérique CAN (en anglais, ADC :

Analog to Digital Converter) et convertisseurs numérique/analogique CNA (en anglais,

DAC : Digital to Analog Converter) introduisent des distorsions supplémentaires. Le but

d’une conception soignée sera de minimiser ces erreurs et de se rapprocher autant que

possible du rapport signal sur bruit théorique (dû à la seule quantification).

4.2.2 Les CNA

Les caractéristiques statiques mesurées en continu (DC characteristics) suivantes s’appliquent

aux CNA :

• La résolution est la plus petite variation de sortie induite par un changement du mot code

numérique en entrée. Exprimée en pourcentage de la variation pleine échelle (%FSR :

% Full Scale Range), elle est égale à x1002

1N

%FSR. Elle est aussi souvent définie comme

étant le nombre de bits N utilisés pour la conversion.

• La précision (accuracy) tient compte de toutes les erreurs du CNA. Elle caractérise l’écart

maximal entre la valeur lue et la valeur vraie, rapporté à la tension pleine échelle. Elle est

exprimée en LSB.

• L’erreur de décalage (offset error) caractérise l’écart entre la courbe de transfert et la

courbe idéale. Elle est exprimée en LSB.

offset

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

193

• L’erreur de gain (gain error) est due à la différence de pente entre la fonction de transfert

du convertisseur et la courbe idéale. Cet écart est mesuré pour la valeur numérique

maximale, l’erreur de décalage étant compensée. Il est exprimé en LSB.

Erreur de gain

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

• La non-linéarité différentielle (DNL : differential nonlinearity) est la différence, pour

chaque pas, entre le pas de quantification q et la valeur ∆V du signal de sortie réellement

obtenue entre deux valeurs numériques adjacentes. ∆V est mesuré pour chaque code et on

prend la valeur |∆V – q| exprimée en LSB, les erreurs de décalage et de gain étant

compensées.

∆V

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

011 100

q

• La non-linéarité intégrale (INL : integral nonlinearity) est le plus grand écart entre la

fonction de transfert et la droite de conversion idéale. Elle s’exprime en LSB, les erreurs de

décalage et de gain étant compensées.

194

INL

Valeurs numériques

Vrestituée

000 111

0 V

Vref

Courbe réelle

Courbe idéale

• La monotonie est une conséquence de la linéarité du CNA. Un convertisseur est monotone

si un changement de valeur binaire à l’entrée provoque une variation de la tension de sortie

de même signe. Par exemple, l’application de codes binaires croissants sur le CNA doit

correspondre en sortie avec des tensions croissantes. Un convertisseur n’est pas monotone

si la non-linéarité différentielle est supérieure ou égale à 1 bit ou encore si la pente de la

fonction de transfert du convertisseur est négative. Dans ce cas, on dit qu’il y a un code

manquant. Un convertisseur monotone implique qu’il n’y a pas de codes manquants (no

missing code).

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

• Le temps d’établissement (Settling time) ou temps de conversion est le temps nécessaire au

convertisseur pour répondre à une variation pleine échelle du signal. On passe du mot code

00…0 au mot code 11…1 et on mesure le temps nécessaire pour que le convertisseur

atteigne sa valeur finale en sortie avec une précision de ± ½ LSB.

195

Temps d’établissement

1 LSB

temps

Vrestituée

Changement de code

0 V

Valeurfinale

• La fréquence de conversion (conversion rate) est le nombre maximal de conversions par

seconde pour lequel les spécifications du CNA sont respectées (en SPS : Sample Per

Second).

Les CNA rapides ont des caractéristiques dynamiques mesurées en alternatif (AC

characteristics) telles que :

• la distorsion harmonique totale (THD : total harmonic distorsion). Lors de la conversion

d’une tension sinusoïdale, des sinusoïdes parasites ayant des fréquences multiples de la

fréquence fondamentale sont créées. La THD mesure, en dB, le rapport entre l’amplitude

Vin du fondamental et les amplitudes A2, A3, … des harmoniques.

• le rapport signal sur bruit avec distorsion (SINAD : signal to noise and distorsion ratio).

Par rapport à la formule théorique du SNR = 6.N + 1.76, cette mesure incorpore toutes les

distorsions et bruits du convertisseur.

• le nombre effectif de bits (ENOB : effective number of bits) est calculé à partir de la

mesure précédente en appliquant la formule théorique du cours :

ENOB = (SINAD – 1.76)/6

• La plage dynamique (ou dynamique) est comprise entre 0 et Vref (ou entre –Vref/2 et

+Vref/2). Elle est donc définie par la valeur de la tension de référence Vref (de l’ordre de

quelques volts).

196

Le CNA possède aussi, comme le CAN, les caractéristiques générales d’un circuit intégré

comme la tension d’alimentation, la consommation ou le coût ainsi que la sensibilité des

caractéristiques à la tension d’alimentation et à la température.

4.2.3 Les CAN

Les caractéristiques du CAN ne sont valables qu’à l’intérieur de sa plage dynamique.

Certaines d’entre elles sont définies de manière identique à celles du CNA avec parfois

quelques variantes :

• La résolution d’un CAN est la plus petite variation du signal d’entrée qui fait changer le

mot binaire en sortie.

• La précision et la dynamique (définitions identiques à celle du CNA).

• Les définitions des erreurs de décalage, de gain, de linéarité (différentielle et intégrale)

ainsi que la monotonie sont identiques à celle du CNA, mais avec la fonction de transfert

du CAN. Voici par exemple une erreur de gain :

Erreur de gain

Valeursnumériques

Vanalogique000

111

0 V Vref

Courberéelle

Courbeidéale

• Le temps d’établissement d’un CAN est le temps nécessaire pour répondre à une variation

pleine échelle du signal d’entrée.

• La fréquence de conversion (conversion rate) ou fréquence d’échantillonnage fech est le

nombre maximal de conversions par seconde supporté par le CAN (en SPS : Sample Per

Second).

197

• Bande passante analogique. Elle est normalement égale à fech /2. Mais elle peut être aussi

être supérieure à la fréquence de Shannon, par exemple dans le cas d’un récepteur radio, de

façon à réaliser un changement de fréquence d’un signal à bande étroite (∆f <<< f0) par

sous échantillonnage (attention à l’inversion du spectre).

∆f

f0 fech 2.fech fech

…

analogique échantillonné

• Les performances dynamiques comme la distorsion harmonique totale (THD), le rapport

signal sur bruit avec distorsion (SINAD) ainsi que le nombre effectif de bits (ENOB) sont

définies de la même manière que pour le CNA.

• On trouve parfois sur les modèles destinés à la radio une courbe du rapport signal sur bruit

de quantification réel du CAN (SNR) en fonction de la fréquence d’échantillonnage et de

la fréquence d’un signal sinusoïdal d’entrée :

Les CAN possèdent aussi des caractéristiques qui diffèrent de celles des CNA. Voici les

principales :

198

• L’erreur d’hystérésis. Les tensions de transition entre les niveaux peuvent être différents

selon le sens dans lequel la fonction de transfert est parcourue lors de conversions

successives.

Valeurs

numériques

Vanalogique000

0 V

• Le délai d’ouverture (aperture delay) ou temps d’ouverture est le temps qui sépare la

commande de conversion (généralement sur le front actif de l’horloge) de la lecture

effective de la tension analogique d’entrée.

• La gigue d’ouverture (aperture jitter) est la variation maximale du temps d’ouverture.

• La dynamique d’entrée sans parasites (SFDR : spurious-free dynamic range) est le rapport

en dB entre l’amplitude d’un signal sinusoïdal d’entrée et l’amplitude du plus grand bruit

ou du plus grand harmonique (nommé un « spurious » ou « spur » en anglais).

dBc = écart avec la porteuse (carrier en anglais)

dBFS = écart avec le niveau maximum pleine échelle

(full scale en anglais)

199

Cette caractéristique est fondamentale en radio. Le principe d’une radio tout numérique

est de numériser toute la bande du signal au plus près de l’antenne, sans filtrer en

analogique une bande précise. Le récepteur va donc récupérer tous les signaux entre 0 et

fech/2, y compris les sources de brouillage qui ont généralement une amplitude beaucoup

plus élevée que le signal radio à décoder (signal utile).

fech

bande échantillonnée

brouilleurs

signal utile

En théorie, avec un filtre numérique passe-bande, les brouilleurs seront éliminés et on

pourra décoder le signal utile. Hélas, un brouilleur à l’entrée du CAN provoque des raies

parasites dont l’amplitude élevée peut masquer le signal radio à recevoir. Le SFDR vous

donne donc une garantie sur le plus petit signal que l’on pourra lire dans le pire des cas.

Des courbes de SFDR en fonction de la fréquence d’échantillonnage et de la fréquence du

signal sinusoïdal d’entrée sont en général données :

200

Il existe d’autres notions utiles concernant les CAN destinés à la radio, qui sont des mesures

destinées à caractériser les non linéarités des amplificateurs radio fréquences (RF). On

s’intéresse à la fonction de transfert Vout/Vin. En théorie, Vout = Gain.Vin mais en pratique,

à cause de la saturation de l’amplificateur à puissance élevée, la relation est plutôt

polynomiale : Vout = G1.Vin + G2.Vin2 + G3.Vin3 + …

1 dB

théorie

Vin

Vout Vin Vout amplificateur

RF pratique

C’est la saturation qui produit des harmoniques en sortie de l’amplificateur quand on

augmente le niveau d’entrée Vin. Le point de compression à 1 dB donne l’amplitude de

l’entrée pour que l’écart entre la courbe théorique et pratique soit égal à 1 dB.

• Les distorsions d’intermodulations 2 tons (IMD). La présence à l’entrée de l’amplificateur

réel (fonction de transfert polynomiale) de deux signaux sinusoïdaux ayant des fréquences

proches f1 et f2 provoque des produits d’intermodulation du deuxième ordre (2.f1 2.f2 f1+f2

f2-f1), du troisième ordre (3.f1 3.f2 2.f1+f2 2.f2+f1 2.f1-f2 2.f2-f1), les ordres plus élevés étant

négligeables.

201

On définit de cette manière l’IMD du 2ème ordre et du 3ème ordre, c'est-à-dire l’écart en dB

entre l’amplitude des 2 signaux d’entrée et la plus élevée des raies du 2ème et du 3ème ordre.

• On calcule aussi les points d’interception IP2 et IP3 de la manière suivante. On fait varier

l’amplitude des 2 signaux d’entrée (f1 et f2) et on trace la courbe Vout/Vin. On trace la

droite de pente 1 pour l’amplitude du fondamental (causé par le terme G1.Vin de l’équation

polynomiale), la droite de pente 2 pour l’amplitude de l’IMD d’ordre 2 (causé par le terme

G2.Vin2) et la droite de pente 3 pour l’amplitude de l’IMD d’ordre 3 (causé par le terme

G3.Vin3). On calcule les points d’interception IP2 et IP3 comme sur la figure suivante :

202

En ayant IP2, IP3 et la pente des 3 droites, on est capable de retrouver facilement

l’amplitude des termes d’intermodulation connaissant l’amplitude du signal d’entrée.

On peut appliquer les mesures d’IMD, d’IP2 et d’IP3 aux CAN en prenant comme sortie

les valeurs numériques après conversion. Les courbes expriment alors la fonction de

transfert valeur numérique/Vanalogique entrée, mais les principes restent les mêmes.

Il existe d’autres caractéristiques pour les CAN/CNA, mais moins courantes. Elles sont

souvent liées à des applications particulières telles que l’instrumentation haute précision par

exemple.

4.3 Mise en œuvre

4.3.1 Aspects technologiques

4.3.1.1 Technologie employée

La supériorité de la technologie CMOS s’exprime pleinement dans les domaines des

traitements purement numériques ou bien pour intégrer des condensateurs. Mais quand il

s’agit d’appairer des transistors (dans le cas d’un amplificateur opérationnel AOP) ou de

réaliser plusieurs résistances identiques (dans le cas des convertisseurs), la technologie

bipolaire reste la meilleure même si la CMOS rattrape peu à peu son retard. La technologie

BicMOS peut aussi être utilisée pour réaliser des convertisseurs puisqu’elle combine les

avantages des technologies bipolaires et CMOS.

La technologie bipolaire est plutôt utilisée pour réaliser des CNA et CAN rapides comme les

CAN modèles flash ou les CNA basés sur un réseau de résistances. La technologie CMOS est

utilisée soit dans les convertisseurs lents tels que les convertisseurs à approximations

successives, soit dans des convertisseurs plus rapides basés sur des capacités comme les CAN

à redistribution de charges ou encore dans les convertisseurs Σ∆.

4.3.1.2 Câblage

Un CAN se présente généralement sous la forme suivante :

203

CAN

AVCC AGND

DGNDDVCC

Vref

Vana

Horldonnées

Partieanalogique

Partienumérique

Le circuit intégré comprend deux parties distinctes, la partie analogique et la partie

numérique. On trouve en général les broches suivantes :

• Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.

• Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.

• Une entrée analogique pour la tension de référence Vref (qui peut être générée en

interne). Cette tension est de l’ordre de quelques volts.

• Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).

• Une entrée pour le signal analogique.

• Le bus de données en sortie.

Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la

tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter

à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la

fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre

du CAN est une diminution notable du SNR (ou de la dynamique d’entrée), diminution

d’autant plus grande que la fréquence d’échantillonnage est élevée.

Un CNA se présente quand à lui sous la forme suivante :

CNA

AVCC AGND

DGNDDVCC

Vref Vana

Horl

données

Partieanalogique

Partienumérique

Il comprend aussi deux parties distinctes, la partie analogique et la partie numérique. On

trouve généralement les broches suivantes :

204

• Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.

• Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.

• Une entrée analogique pour la tension de référence Vref (qui peut être générée en

interne). Cette tension est de l’ordre de quelques volts.

• Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).

• La sortie analogique pour le signal. Deux cas peuvent se présenter, le CNA à sortie en

courant et le CNA à sortie en tension. Dans le premier cas, il faut obligatoirement mettre

en sortie du circuit un amplificateur opérationnel externe pour récupérer la tension du

signal alors que cet AOP est intégré au circuit dans le deuxième cas (avec une différence

de prix).

• Le bus de données en entrée. Les données doivent être synchrones avec l’horloge.

Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la

tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter

à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la

fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre

du CAN est une diminution notable du SNR, diminution d’autant plus grande que la

fréquence d’échantillonnage est élevée. Cette diminution est toutefois beaucoup moins

importante que pour un CAN.

4.3.2 Interfaçage numérique

4.3.2.1 Codage

Le transfert des données numériques entre les CAN/CNA et le système de traitement utilise

généralement soit un code non signé (unipolar code) de type binaire naturel, soit un code

signé (bipolar code) de type complément à 2 (2’s complement). Le type de codage est parfois

paramétrable. Voici un exemple sur 3 bits :

échelle base 10 binaire naturel échelle base 10 complément à 2

7 6 5 4 3 2 1 0

111 110 101 100 011 010 001 000

3 2 1 0 -1 -2 -3 -4

011 010 001 000 111 110 101 100

205

Un problème de ces codes est le changement des valeurs binaires lorsque l’on passe la moitié

de la pleine échelle (de 3 à 4 en binaire naturel et de -1 à 0 en CA2). Cela provoque une

commutation de bus (phénomène SSO, voir §1.1.5) et donc un appel de courant sur les

alimentations numériques. Ce phénomène concerne surtout les CAN rapides à interface

parallèle CMOS et provoque un pic sur la tension analogique convertie :

signal numérisé

t

Pour éliminer ce parasite, il n’y a que 2 solutions :

1. Si le CAN le permet, utiliser un code Gray pour transférer les données. Par principe, il n’y

a qu’un bit qui change entre deux valeurs adjacentes et donc pas de commutation de bus.

échelle base 10 Gray 7 6 5 4 3 2 1 0

100 101 111 110 010 011 001 000

2. Sinon, placer une résistance en série avec chaque fil de données pour augmenter le temps

de transition des sorties. En effet, en CMOS, la charge est purement capacitive et vaut

environ 10 pF (capacité d’entrée de la broche plus capacité parasite du circuit imprimé).

N bits C = 10 pF

R

.

.

.

CAN sorties CMOS

entrée analogique

une entrée CMOS

206

On calcule RC pour respecter : fech

RC1

.1,0< . Par exemple, si fech = 100 Mech/s, on utilise

R = 100 Ω.

4.3.2.2 Interface série I 2C, SPI, …

Le bus I2C (Inter Integrated Circuit) a été développé par Philips au début des années 1980

pour interfacer un microcontrôleur avec des périphériques lents dans le domaine de

l’électronique grand public (télévision, magnétoscope, …). Il comporte 2 fils (2-wire), SDA

(signal data) et SCL (signal clock) plus une masse. L’exemple suivant montre un montage

typique avec un seul maitre de bus, mais l’I2C supporte plusieurs maitres.

Les débits sont compris entre 100 et 3400 kbit/s. Voici un exemple typique de transfert qui

comprend un octet pour l’adresse (4C) qui identifie le circuit de destination et un octet de

donnée (A5).

Il existe des modèles de CAN et d’ADC avec interface I2C, mais leur fréquence

d’échantillonnage ne dépasse pas les 200 kech/s comme par exemple, l’AD7294 (CAN

200ksps 12 bits) ou l’AD5326 (CNA 125ksps 12 bits).

Le bus SPI (Serial Peripheral Interface), plus rapide, est beaucoup plus utilisé dans les

CAN/CNA. Inventé par Motorola, il comporte 4 fils (4-wire) mais une version 3 fils existe (3-

wire). Il en existe plusieurs variantes comme le Microwire ou le QSPI. Chez d’autres

fabricants, on retrouve le même principe même si le nom SPI n’apparaît pas clairement (pour

207

des raisons juridiques). Le bus SPI est un bus maitre-esclave avec une horloge (SCLK), une

donnée maitre vers esclave (MOSI : Master Out Slave In), une donnée esclave vers maitre

(MISO : Master In Slave Out) et un signal de sélection (SS). Comme chaque esclave a son

signal de sélection, il n’y a pas d’adresse de boitier comme en I2C :

Dans la plupart des CAN, on n’utilise que le MISO pour lire la donnée convertie et dans le

CNA, on n’a que le MOSI. Les noms vraiment utilisés pour les signaux ne sont d’ailleurs pas

forcement les mêmes que ceux du bus SPI. Dans l’exemple suivant de lecture depuis un

double CAN (circuit Analog Devices), SDATA est l’équivalent de MOSI.

L’horloge fonctionne généralement entre 10 et 80 MHz. Dans la version 3-fils, les signaux

MOSI et MISO sont remplacés par un signal bidirectionnel SISO. Le bus SPI permet de

réaliser des convertisseurs peu coûteux et performants tels que l’AD7356 (double CAN 5

Msps, 12 bits) ou bien l’AD5045 (double CNA 1.5 Msps, 14 bits).

Attention : il n’y a pas d’entrée pour l’horloge d’échantillonnage sur ces convertisseurs.

208

Pour un CNA, en SPI comme en I2C, c’est le transfert de la donnée qui déclenche la

conversion numérique-analogique. Il faut donc veiller à écrire les données de manière

régulière pour avoir un échantillonnage uniforme. Pour un CAN, il y a parfois deux modes : le

mode normal où la lecture de la donnée déclenche la conversion analogique-numérique et le

mode autocycle où la conversion est effectuée en permanence et où on lit le dernier

échantillon connu lors du transfert (c’est généralement un mode de conversion lent pour

surveiller un capteur par exemple).

4.3.2.3 Interface standard CMOS-LVDS

L’interface traditionnelle des CAN/CNA rapides (fech > quelques Msps) est l’interface

CMOS avec un bus de données sur N bits (6 < N < 16) et une horloge (qui peut être distincte

de l’horloge d’échantillonnage) permettant la lecture/écriture des données. Voici un exemple

classique de CAN avec interface CMOS :

La donnée sort sur le bus comme avec un registre, avec un certain retard tod par rapport au

front montant de l’horloge :

A partir de quelques dizaines de MHz, ce genre d’interface devient délicat à utiliser à cause de

sa sensibilité à la longueur du bus, aux bruits de la carte, aux problèmes de rayonnement

(CEM) ainsi qu’aux commutations de bus. Au-delà d’une certaine distance et d’un certain

débit, il faut traiter chaque fil de données comme une ligne de transmission, réaliser une

209

adaptation d’impédance et donc abandonner l’interface CMOS. Il existe une règle simple à

respecter :

1. calculer la vitesse de propagation du signal sur la carte. On peut approximativement

prendre une vitesse de 150.106 m/s (c/2), soit un temps de propagation 6,7 ns/m.

2. mesurer (ou calculer) le temps de transition du signal. La mesure est de loin préférable

mais pas toujours évidente. Sinon on peut lire la valeur du temps de transition dans la

datasheet du circuit qui génère le signal.

3. calculer la longueur du temps de transition. Si le signal se propage à raison de 6,7 ns/m et

si le temps de transition vaut 1 ns, alors le temps de transition occupe une longueur de 15

cm sur la carte.

[ ] [ ][ ]mnsnpropagatiodetemps

nstransitiondetempsmtransitiondetempsdulongueur

/=

4. comparer la longueur du fil de donnée (la piste du circuit imprimé) avec la longueur du

temps de transition. Si

[ ] [ ]4

mtransitiondetempsdulongueurmfildulongueur <

alors on peut utiliser de la CMOS sans adapter (dans notre exemple, à tT = 1 ns, si la

longueur est inférieure à 4 cm). Si la longueur est supérieure, alors il faut considérer ce fil

comme une ligne de transmission et l’adapter avec une résistance égale à son impédance

caractéristique, ce qui est impossible avec une interface CMOS. Les convertisseurs plus

récents (et donc plus rapides) utiliseront donc plutôt une interface LVDS (Low Voltage

Differential Signaling) ou LVPECL (Low Voltage Positive ECL).

LVDS est la plus utilisée des méthodes de transmission différentielle. Elle est basée sur la

transmission de deux exemplaires inversés du même signal sur une paire de fils parallèles, la

ligne différentielle, adaptée avec une résistance d’environ 100 Ω au niveau du récepteur.

210

Le récepteur calcule la différence VOD entre les signaux V+ et V- reçus. Si la différence est

positive, c’est un 1 binaire, sinon, c’est un 0.

La différence VOD est normalement de ± 350 mV avec une tension de mode commun VOCM

égale à 1.15 V.

Comme pour un amplificateur différentiel, on trouve deux modes de fonctionnement : le

mode commun et le mode différentiel. Le mode commun, ce sont les tensions que l’on trouve

à l’identique sur les deux voies. Le mode différentiel, ce sont les tensions qui diffèrent entre

les deux voies.

Pour comprendre l’intérêt de l’utilisation d’une ligne différentielle adaptée, il faut regarder

plus en détail son fonctionnement :

211

Les avantages d’une liaison LVDS sont les suivants :

1. La source de courant dans le driver est toujours en fonction, on change juste l’état des 2

paires de transistors qui pilotent la paire différentielle. Il n’y a donc pas d’appel de courant

lors d’une commutation de bus et donc pas de SSO.

2. La ligne adaptée permet une transmission longue distance sans déformer les signaux.

3. Le bruit de mode commun ramenée par les alimentations est éliminé par la lecture

différentielle au niveau du récepteur. Seul le bruit différentiel peut perturber la

transmission, ce qui la rend très robuste.

4. les deux lignes parallèles transportent le même courant, mais en sens contraire. Les

champs électromagnétiques émis par chaque ligne tendent à s’annuler, ce qui réduit le

rayonnement. La CEM est donc améliorée.

Pour toutes ces raisons, l’interface LVDS est de plus en plus utilisée aujourd’hui, au détriment

de l’interface CMOS. Les horloges sont systématiquement transmises en LVDS sur les

convertisseurs rapides (au-delà de 10 Msps). Le bus de données est parfois parallèle, parfois

série voir entrelacé. En fait, toutes les variantes sont possibles en fonction de la taille du

boitier et donc du marché visé. Voici par exemple l’AD7626 (CAN SAR 10 Msps 16 bits)

orienté faible prix pour le secteur médical :

Les données en série sont associées à l’horloge et à la commande de conversion :

212

Le DAC3283 (double CNA 800 Msps 16 bits avec interpolation) est modèle haute

performance destiné à la radio :

On configure ses 32 registres internes par un bus SPI et les données de ses 2 convertisseurs

sont transférées grâce à un bus LVDS entrelacé et DDR :

La réalisation d’une interface dans un FPGA avec ce genre de convertisseur n’a rien

d’évident. L’interface CMOS est beaucoup plus facile à utiliser.

4.3.2.4 Interface série rapide JESD204A

Un des problèmes des interfaces LVDS est l’absence totale de norme, chaque fabricant

utilisant ses propres modèles. Comme pour le bus PCI ou l’interface PATA, une tentative de

normalisation pour les convertisseurs rapides CAN/CNA a eu lieu avec la JESD204 suivie de

la JESD204A. Comme avec PCI-Express, l’objectif est la mise en place d’une interface série

213

rapide minimisant le nombre de fils de liaison pour simplifier le circuit imprimé, baisser le

nombre de broches du boitier (et donc son prix) et diminuer le rayonnement pour faciliter la

CEM. Les technologies utilisées dans la JESD204A sont similaires à celles de PCI-Express

(liaison 3.125 Gbit/s, encodage 8B/10B, SERDES, …). Chaque voie (lane) est encodée en

CML qui est une variante du LVDS. Le standard JESD204A améliore la JESD204 en

autorisant les liens multivoies :

Un jour, on peut espérer que les FPGA seront équipés de broches compatibles JESD204A, ce

qui simplifiera grandement l’interfaçage avec les CAN/CNA. Pour l’instant, des IP soft

existent et permettent d’implémenter la norme. Des modèles de convertisseurs compatibles

JESD204A existent tel que l’AD9644 (double CAN 14 bits 80 Msps SPI LFCSP48) :

214

4.3.3 Horloge d’échantillonnage

4.3.3.1 Jitter

L’opération d’échantillonnage suppose une horloge parfaite, dont la période est bien définie et

stable dans le temps, c’est à dire sans gigue (jitter en anglais). Le front actif de cette horloge

est l’instant de décision pour prélever (dans le temps) le signal analogique et le transformer en

une valeur numérique. En pratique, ce cas idéal n’existe pas. Le front actif de l’horloge

comporte une zone d’incertitude temporelle comme le montre la figure suivante. La

fluctuation aléatoire de l’instant d’échantillonnage (la gigue) va générer une erreur en

amplitude qui dépend de la pente du signal à convertir au point d’échantillonnage.

Cette erreur ∆Vrms (RMS : root mean square ≡ valeur efficace) est assimilable à un bruit qui

va considérablement dégrader le rapport signal à bruit du convertisseur lorsque la fréquence

de conversion va augmenter. En dérivant le signal de référence V(t)=V0.sin(2.π.f.t)

permettant de caractériser un CAN, on détermine l’impact de la gigue sur le rapport signal à

bruit.

215

=

gtfSNR

π2

1log20 10

Avec,

f [Hz] : fréquence du signal sinusoïdal,

tg [s] : erreur sur l’instant d’échantillonnage (jitter RMS d’horloge).

La figure suivante, montre l’influence de la gigue sur le rapport signal à bruit, puis sur le

nombre de bits effectifs.

Par exemple, avec f = 10 MHz et un jitter de 10 ps rms, le SNR vaut 64 dB et l’ENOB est

supérieur à 10 bits. C’est le mieux qu’un CAN puisse faire, quelles que soient ses

performances par ailleurs. La conversion analogique numérique est très sensible au jitter

d’horloge. Les CAN rapides nécessitent une horloge propre et la distribution de cette horloge

sur la carte doit être soignée.

4.3.3.2 Distribution sur la carte

Le problème s’aggravant avec la montée en performance des convertisseurs, les fabricants ont

mis au point des circuits de distribution d’horloge équipés de boucle à verrouillage de phase

(PLL) interne permettant de distribuer l’horloge en tout point de la carte sans trop y ajouter de

jitter. Il faut dans tous les cas une référérence d’horloge propre, par exemple un oscillateur à

quartz faible gigue (low jitter XO) de préférence à sortie LVDS (ou LVPECL) tel que le VC-

708 de Vectron qui a un jitter max égal à 100 fs.

216

A partir de cette référence fixe (50 MHz par exemple), on va créer les différentes horloges

nécessaires au montage avec un « low jitter clock generator » par exemple un AD9523 (qui

nécessite une référence d’horloge et un VCXO externes) qui permet de distribuer 14 horloges

ajustables (par un bus SPI) entre 1 MHz et 1 GHz et compatibles LVDS, LVPECL, HSTL ou

LVCMOS :

Il existe des modèles sans PLL interne qui se contentent de réaliser une distribution

d’horloges faible jitter comme l’ADCLK944 :

217

4.3.4 Tension de référence

Il existe 2 modèles de convertisseurs : celui avec référence de tension interne et celui avec

référence externe. La référence externe permet d’ajuster Vref à l’application alors qu’avec une

référence interne, il faut adapter le signal d’entrée à la référence. Pour une référence externe,

il est préférable d’utiliser un circuit spécialisé tel que l’AD780 qui peut être monté en

référence 3V avec un ajustement précis :

Le niveau de bruit sur la tension de référence est bien entendu capital pour le nombre de bits

effectif de la conversion. 1 mV de bruit sur une référence de 1 V limite la conversion à 10

bits. Les bits supplémentaires seront noyés dans le bruit.

4.3.5 Conditionnement du signal

4.3.5.1 Introduction

Nous avons étudié les différents aspects de la mise en œuvre des convertisseurs sauf la chaine

de traitement du signal analogique qui se situe :

• entre le capteur (sensor en anglais) et le CAN,

• et entre le CNA et le transducteur (transducer en anglais) de sortie.

capteur conditionnement du signal

CAN traitement numérique

CNA conditionnement du signal

transducteur de sortie

On appelle cette chaine de traitement le conditionnement du signal (signal conditioning en

anglais). Dans le cas général, en fonction des capteurs et des transducteurs de sortie utilisés,

on peut utiliser pour ces traitements tous les montages électroniques possibles ce qui sort

218

largement du cadre de ce cours. Nous allons nous limiter à l’étage d’adaptation avant le CAN

(avec filtre anti-repliement) et après le CNA (avec filtre de lissage).

Un signal analogique peut être de deux types : à terminaison simple (entre point chaud et

masse, single-ended en anglais) ou différentiel (entre V+ et V-). Il faut savoir que dans les

domaines qui nous intéressent :

• La tension de sortie du capteur est single-ended (unipolaire : entre 0 et V ou bipolaire :

entre –V et +V).

• La tension de commande du transducteur de sortie est single-ended.

• La commande analogique du CAN est généralement une tension (différentielle ou single-

ended).

• La sortie du CNA se fait soit en tension (single-ended), soit en courant (différentielle).

Etudions plus en détail la commande analogique du CAN. Sur certains modèles tout CMOS

(algorithmique pipeline notamment), l’entrée se fait directement sur le bloqueur (SHA) qui est

capacitif. Cette capacité varie dans le temps et en fonction de la fréquence du signal

analogique d’entrée. De plus, la commutation de la capacité provoque des pics de courants sur

l’entrée. Le CAN peut être pourvu d’un buffer analogique d’entrée pour isoler le SHA, mais

cela n’a rien d’obligatoire.

Quand l’entrée du CAN est à impédance constante, on peut travailler en single-ended avec des

montages à amplificateurs opérationnels (AOP) traditionnels. Quand l’entrée du CAN est un

SHA (ce qui est souvent le cas des CAN hautes performances), il faut travailler en différentiel

afin notamment de supprimer les pics de courants qui sont en mode commun.

219

Concernant la sortie analogique, les CNA sont de deux types ; sortie en tension pour les CNA

lents (fech < 2 Msps) :

ou bien sortie en courant différentielle pour les CNA rapides :

Les modèles à sortie en tension utilisent des montages à AOP classiques alors que les modèles

à sortie en courant utilisent des montages différentiels.

4.3.5.2 Commande analogique du CAN

La première question qui se pose avec la commande d’un CAN est la position du filtre anti-

repliement : en premier ou juste devant l’entrée du CAN ? Les AOP utilisés ainsi que les

220

entrées analogiques des CAN ont généralement une large bande passante. La sortie de

l’amplificateur a donc un bruit réparti sur toute sa bande passante. Dans le montage A, ce

bruit va rentrer entièrement dans le CAN et rien ne sera filtré passe-bas car l’entrée

analogique du CAN est souvent large bande. En plaçant le filtre passe-bas entre l’AOP et le

CAN comme dans le montage B, on minimise le bruit entrant dans le convertisseur. De plus,

si l’entrée du CAN est un SHA, une partie des pics de courant d’entrée sera absorbée par la

capacité de sortie du filtre.

Dans le cas d’un montage lent qui ne nécessite pas de filtre anti-repliement, en sur-

échantillonnant, on utilise un montage single-ended. Dans l’exemple suivant, l’entrée est

bipolaire (± 0.25 V) et on désire une liaison continue (DC-coupled). Le CAN a une entrée

comprise entre 0,5 V et 2,5 V. Pour exploiter la pleine échelle du convertisseur, il va falloir

décaler de + 1,5 V l’entrée (level shift), et amplifier avec un gain de 4 :

221

Pour un montage plus rapide et plus performant avec un filtre passe-bas du premier ordre, on

utilise un montage différentiel. L’entrée analogique est bipolaire et single-ended adaptée

50 Ω. Le montage réalise une liaison continue (DC-coupled), un gain différentiel de 1, un

décalage (level shift) de 1,5 V et un filtrage passe-bas 32 MHz :

Le montage suivant utilise un filtre du 4ème ordre adapté avec la sortie de l’AOP et l’entrée du

CAN pour une fréquence de 70 MHz. Le filtre passe-bas coupe à 83 MHz.

Il existe un autre type de montage différentiel utilisant un transformateur. Ce transformateur

réalise la conversion single-ended vers différentiel, on l’appelle un « balun » en anglais. Les

222

avantages du balun sur l’AOP sont qu’il ne rajoute pas de bruit sur le signal analogique, qu’il

ne nécessite pas d’alimentation et qu’il est à très large bande. Il a deux inconvénients : il ne

passe pas le continu (liaison alternative ou AC-coupled) et il ne fournit que peu de gain. On

n’utilise un balun qu’au-dessus de 10 MHz. Le montage suivant est un montage classique

pour attaquer un CAN 16 bits 100 Msps. La bande passante du balun monte à 775 MHz.

Le schéma suivant résume les différentes options possibles pour une piloter l’entrée

analogique d’un CAN haute performance :

223

4.3.5.3 Sortie analogique du CNA

Par rapport au CAN, le placement du filtre de lissage est moins critique. On le mettra au plus

près du DAC pour un montage avec AOP ou en sortie avec un balun. Pour un CNA faible

performance avec sortie en tension, on utilise les montages traditionnels à base d’AOP avec

un filtre actif pour lisser le signal. Pour un CNA haute performance avec sortie en courant,

deux types de montages différentiels sont possibles : le montage actif avec AOP ou bien le

montage à base de balun.

Dans le montage suivant, la sortie a une amplitude de 2 V. Le filtre passe-bas du premier

ordre peut être remplacé par filtre LC d’ordre plus élevé. L’AOP de sortie est alimenté en

±5 V. Le montage est DC-coupled.

Dans le montage suivant à base de transformateur, aucune alimentation n’est nécessaire, mais

la sortie n’a qu’une amplitude de 2/3 V. La résistance de charge Rload est externe et

nécessaire au bon fonctionnement du montage. La bande passante du balun est comprise entre

0.4 et 800 MHz, mais le montage est AC-coupled.

224

4.3.5.4 Les filtres à capacités commutées

Le problème concernant la réalisation de filtres, c’est l’intégration sur une puce des

résistances et des inductances car les résistances sont peu précises et les inductances sont de

très faibles valeurs. Par contre, les condensateurs peuvent être réalisés de manière assez

précise notamment en CMOS. L’idée de base est donc de réaliser des filtres uniquement avec

des condensateurs et des interrupteurs. Une capacité commutée comme sur la figure suivante

est équivalente à une résistance hfC

Rapp.

1

1

= avec fh =1/T en utilisant des interrupteurs

alternativement ouverts et fermés au rythme d’une horloge de période T = 1/fh (fh fréquence

d’horloge) décomposée en deux phases Φ1 et Φ2 de durée τ = T/2.

225

Mais l’approximation n’est valable que si :

• L’ensemble est inséré entre deux sources de tension ;

• La fréquence d’horloge est grande devant la fréquence d’évolution des tensions Ve et Vs ;

• Les interrupteurs I1 et I2 n’ont aucun temps de recouvrement (ils ne doivent jamais être

fermés simultanément, même durant un temps très court) ;

• Les régimes transitoires sont totalement amortis entre les coups d’horloge.

De plus, si ce circuit est utilisé dans un filtre intégré, les valeurs de C1 seront nécessairement

très faibles pour économiser la surface de silicium (C1 inférieur à quelques dizaines de

picofarads). Il est donc primordial que les inévitables capacités parasites, de valeurs mal

maîtrisées, n’influent pas sur le transfert de charge. Enfin, les valeurs de C1 devront être

précises (de l’ordre de 0,1 %), car aucun réglage n’est envisageable. Dans le montage

intégrateur suivant, on a remplacé la résistance du filtre passe-bas usuel par une capacité

commutée C1.

La constante de temps du montage est égale à :

Les montages réellement utilisés sont plus complexes afin de s’affranchir des capacités

parasites. Les capacités commutées sont utilisé pour des filtres dont la fréquence de coupure

est de l’ordre de quelques centaines de kHz, la fréquence de commutation étant 50 à 100 fois

plus élevée que la fréquence de fonctionnement. Le respect du théorème de Shannon est donc

automatique. Ces filtres sont assez sélectifs et ils ont une bonne dynamique (80 à 90 dB) à

condition que le signal d’entrée ait une amplitude assez élevée. On les utilise notamment pour

réaliser des filtres anti-repliement.

226

4.3.6 Comment choisir ?

Les CAN/CNA sont certainement les composants les plus difficiles à choisir en électronique.

Il en existe un très grand nombre dans des domaines d’application variés. A l’heure du choix,

il faut commencer par déterminer les caractéristiques importantes de l’application. On trouve

généralement :

1. Le prix, les délais d’approvisionnement,

2. La fréquence de conversion,

3. Le nombre de bits,

4. Pour de l’instrumentation, les caractéristiques statiques,

5. Pour de l’imagerie, de la radio, …, les caractéristiques dynamiques,

6. Le type d’interface des données,

7. Le nombre d’alimentation, la consommation,

8. Référence interne ou externe,

9. Le boitier,

10. …

Il faut ensuite aller voir sur le site des principaux fabricants de convertisseurs à savoir Analog

Devices, Texas Instrument et Maxim. Il existe chez chaque fabricant des centaines de

références suivant les domaines d’application. Il n’est pas évident de s’y retrouver d’autant

que le classement n’est pas toujours très bien fait. Il existe heureusement un outil puissant à

votre disposition : la recherche paramétrique. A partir de la liste précédente, vous sélectionnez

les critères les plus importants et vous les rentrez comme paramètres de recherche. Cela

permet d’extraire les références intéressantes du constructeur.

Une longue phase de lecture de datasheet commence alors. Il faut sélectionner parmi les

modèles intéressants le meilleur pour votre application et s’assurer qu’il n’y a pas de

problème majeur à son utilisation. Il est souhaitable voir vital d’être à plusieurs (au moins 2)

pour sélectionner un CAN/CNA, car cela évite bien des erreurs.

Un critère important de choix est la disponibilité d’une carte d’évaluation (evaluation board).

Elle vous permettra de faire des essais rapidement et vous donnera un exemple correct de

montage ainsi que de réalisation du circuit imprimé.

227

4.4 Familles de CAN

4.4.1 Généralités

Parmi tous les fabricants de convertisseurs généralistes comme Texas Instrument, Linear

Technology, Maxim et les autres, Analog Devices est celui qui possède le catalogue le plus

fourni. Même si certains fabricants spécialisés peuvent avoir plus de références dans un

domaine particulier (par exemple NXP pour les CAN/CNA conforme à la JESD204A ou

encore National Semiconductor pour ses CAN rapides 3.6 GSPS 12 bits), cette société est à la

pointe de la technique dans quasiment tous les domaines. C’est pourquoi nous nous servirons

de ses circuits comme exemples de CNA et de CAN.

On trouve chez Analog Devices une très grande gamme de CAN allant de 8 à 24 bits et de

quelques échantillons par seconde (SPS : Samples Per Second) à 500 MSPS (la fréquence de

conversion est généralement faible quand la résolution est élevée). Certains CAN contiennent

plusieurs convertisseurs ou encore un seul convertisseur associé à un multiplexeur analogique

afin de réaliser un système d’acquisition multi-voies. D’autres paramètres de choix sont

importants, comme le nombre de tensions nécessaires pour alimenter le boîtier ainsi que la

nécessité de fournir une tension de référence externe. Le tableau suivant donne quelques

exemples représentatifs de CAN :

Référence

Nombrede bits

Alimentation Temps de conversion(ou fréquence)

Vref interne

divers

AD7821 8 5 V, 5 mA 660 ns non Sans E/B

AD7870 12 ± 5 V, 13 mA 100 KSPS oui

AD7789 24 3 V, 135 µA 17 SPS non Sigma-delta

AD9066 6 5 V, 80 mA 60 MSPS oui double CAN

AD9467 16 1.8 V, 3.3 V, 1.45 W 250 MSPS oui LVDS 16 bits

AD7828 8 5 V, 20 mA 1 MSPS non 8 voies

Voyons maintenant les principales techniques utilisées pour effectuer la conversion

analogique/numérique. Vous noterez que l’échantillonneur-bloqueur à l’entrée du

convertisseur n’est pas toujours représenté car il n’est d’ailleurs pas obligatoirement présent.

4.4.2 Convertisseurs à rampe

La famille des convertisseurs à rampe est parmi les plus anciennes et était utilisée pour les

mesures précises de signaux variant très lentement. Elle a permis d’atteindre une résolution de

228

20 bits mais a été supplantée par la famille des convertisseurs sigma-delta. Son principe

demeure toutefois intéressant à étudier mais ne présente plus aujourd’hui qu’un intérêt

historique.

Le convertisseur simple rampe est la première version de cette architecture. La tension à

convertir Ex est comparée à une rampe de tension Vr de pente connue. Quand les deux sont

égales, un comparateur stoppe un compteur qui avait démarré au début de la conversion.

Connaissant le temps écoulé t1 et la pente, on peut en déduire la valeur de la tension d’entrée.

RAZ

RAZ

Vr

générateur derampe RC

Ex

Vr

t

Ex

t1

horloge

comparateur

compteur

sortienumérique

horloged’échantillonnage

La précision de ce montage dépend principalement de la précision de la pente, c’est-à-dire de

celle du générateur de rampe. Le convertisseur double rampe permet de s’en affranchir.

Durant la première partie de la conversion double rampe, la tension Ex est intégrée pendant

un temps constant t0. La tension intégrée Vs croit linéairement avec le temps. La seconde

partie va consister à faire diminuer Vs avec une pente constante S jusqu’à son retour à 0, ce

qui prend un temps t1. Connaissant t0, t1 et S, on en déduit la tension d’entrée Ex.

Vs

t

temps fixe t0 t1

pente fixe S

229

Comme c’est le même intégrateur qui sert pour les deux phases, ses éléments RC

n’interviennent plus dans le calcul. D’autres modèles plus compliqués permettent d’améliorer

encore la précision de la conversion (modèle triple rampe et quadruple rampe).

4.4.3 Convertisseurs à approximations successives

Le convertisseur SAR (Successive Approximation Register) est basé sur la génération de

valeurs numériques qui sont comparées à la tension analogique à convertir de façon à

encadrer de plus en plus finement le résultat final (méthode par dichotomie). Pour effectuer la

comparaison, il est nécessaire d’utiliser un convertisseur numérique/analogique dont les

caractéristiques ne doivent pas introduire de non-linéarités qui provoqueraient des erreurs

dans le résultat.

Soit B = bN-1, bN-2, … b1, b0, la sortie numérique. La conversion commence en mettant à 1 le

MSB et à 0 les autres bits de B. Cette valeur numérique 100…00 est ensuite convertie en

analogique pour donner Vana, puis elle est comparée à Ex. Si Ex est inférieure à Vana, on

remet le MSB à 0 sinon on le garde à 1. Il faut ensuite traiter successivement les autres bits de

poids inférieur (mise à 1, puis évaluation). La conversion est finie quand le LSB a été traité.

Vana convertisseurnumérique/analogique

Ex

horloge

comparateur

Registre

B : sortienumérique

Prenons l’exemple d’un convertisseur 4 bits dont la plage d’entrée est égale à [0, 1 V]. La

résolution est donc de 62.5 mV. Le tableau suivant décrit les différents cycles de la

conversion d’une tension Ex = 0.7 V.

230

cycle B Vana [V] > Ex décision

1 1000 0.5 non bit reste à 1

2 1100 0.75 oui bit mis à 0

3 1010 0.625 non bit reste à 1

4 1011 0.6875 non bit reste à 1

Il y a calcul d’un bit supplémentaire à chaque cycle, pour arriver au résultat final : 1011. Ce

type de convertisseur est lent mais peu coûteux. Son implémentation en CMOS fait appel à un

à la redistribution des charges sur un réseau de capacités (voir : exercice 4.5).

L’AD676 de chez Analog Devices est un exemple (assez ancien mais toujours commercialisé)

de convertisseur 16 bits à approximations successives (montage à redistribution de charges

avec E/B intégré) réalisé en technologie BICMOS. Son diagramme de blocs est le suivant :

Alimenté en 5 V et ± 12 V, il consomme typiquement 360 mW. Sa tension de référence

externe peut varier entre 5 et 10 V et il dispose d’un système d’autocalibration interne. Il est

disponible en boîtier DIP 28 broches. Ses caractéristiques principales (typiques) sont les

suivantes (FSR : Full Scale Range) :

paramètre valeur

résolution 16 bits

fréquence de conversion 100 KSPS

erreur de décalage 0.005 %FSR

erreur de gain 0.005 %FSR

231

non-linéarité différentielle le CAN est monotone

non-linéarité intégrale ± 1 LSB

temps d’établissement 2 µs

temps d’ouverture 6 ns

distorsion harmonique totale THD - 96 dB

rapport signal à bruit SNR 89 dB

Il faut noter que, du fait de sa structure, il faut autant de coups d’horloges que de bits de

résolution entre l’acquisition de l’échantillon et sa sortie numérique, c’est-à-dire 16

cycles pour ce circuit.

4.4.4 Convertisseurs algorithmiques

C’est la méthode de conversion rapide la plus utilisée en CMOS car elle est particulièrement

économique. Le principe du convertisseur algorithmique à recirculation est d’appliquer sur la

tension à convertir Ex une suite d’opérations répétitives (l’algorithme) pour effectuer la

conversion. Dans sa version la plus simple, la conversion se fera bit par bit en comparant Ex

avec la tension de référence Vref. Selon le signe du résultat, le résidu est calculé en

soustrayant ou non Vref/2. Ce résidu est ensuite considéré comme une nouvelle tension à

convertir et l’opération recommence. Le schéma suivant montre le schéma de principe de ce

convertisseur :

232

Ve

b

+

Vref2

Vrésidu 2.VrésiduEx E/B

comparateur

Σ

horloge

2

-

Vref2

Les étapes suivantes sont nécessaires pour assurer une conversion :

1. Acquisition de l’échantillonneur/bloqueur, Ve = Ex.

2. Si Ve > Vref/2, alors b = 1 sinon b = 0.

3. Si b = 1, alors Vrésidu = Ve – Vref / 2, sinon Vrésidu = Ve.

4. Acquisition de l’échantillonneur/bloqueur, Ve = 2.Vrésidu. On reprend à l’étape 2.

Prenons l’exemple d’un convertisseur 4 bits avec Vref = 2 V et Ex = 0.6 V. Les quatre cycles

suivants sont obtenus :

1 Ve = 0.6 V < Vref / 2 B3 = 0 Vrésidu = 0.6 V

2 Ve = 1.2 V > Vref / 2 B2 = 1 Vrésidu = 0.2 V



Il est possible d’utiliser ce principe pour effectuer la conversion de P bits à chaque cycle au

lieu d’un seul bit. Dans ce cas, il faut remplacer le comparateur par un CAN P bits et il faut

utiliser un CNA P bits pour calculer le résidu. Il faut également remplacer la multiplication

par 2 du résidu par une multiplication par 2P.

La vitesse de la conversion de cette architecture est limitée par le fait qu’il faut N cycles pour

arriver au résultat. Dans le montage pipeline, il n’y a pas de rebouclage de 2.Vrésidu sur Ve au

niveau du CAN élémentaire. Le schéma suivant montre la nouvelle structure d’un étage sur 1

bit.

233

Ve +

Vref2

Vrésidu 2.VrésiduE/B Σ

horloge

2

-

Vref2

b

CAN

Le CAN algorithmique pipeline est constitué de N étages, N étant le nombre de bits de

résolution (4 bits sur le schéma suivant). Lorsque le deuxième étage effectue son calcul sur le

résidu Vr1 du premier étage, celui-ci peut commencer à calculer une nouvelle valeur. Une fois

la conversion du premier symbole S1 commencée, il faut attendre 4 cycles (le temps que la

valeur traverse les 4 étages) pour obtenir la valeur numérique, mais la seconde valeur

numérique (correspondant au deuxième symbole S2) arrive pendant le cycle suivant (une fois

que le pipeline est amorcé).

b2 b1 b0b3

Vr1Ex E/B

H

CAN

S3

S2

S1

Vr2E/B CAN

S3

S2

S1

Vr3E/B CAN

S2

S1

E/B CAN

S1

S4

Sortie numérique

HH

HH

registres

234

Supposons que l’on envoie la séquence de symboles suivante à l’entrée du montage : S1, S2,

S3, S4, S5. on obtient la séquence de remplissage du pipeline suivante :

cycle étage 1 étage 2 étage 3 étage 4

1 S1 X X X

2 S2 S1 X X

3 S3 S2 S1 X

4 S4 S3 S2 S1

5 S5 S4 S3 S2

Chaque étage traitant un symbole fournit le bit correspondant à son rang. A un instant donné,

il n’est donc pas possible de prendre directement les sorties de chaque étage pour constituer la

valeur binaire correspondant à un symbole. Pour remettre les 4 bits en phase, il faut insérer

des registres à décalage dont la taille décroît avec le rang de l’étage. Les retards apportés par

ces registres correspondent exactement aux retards des étages de conversion suivants. Comme

pour le convertisseur à recirculation, il est possible de traiter plusieurs bits par étage.

L’AD876 est un exemple de convertisseur 10 bits algorithmique à structure pipeline réalisé en

technologie CMOS. Son diagramme de blocs est le suivant :

Alimenté en 5 V, il consomme typiquement 160 mW. Sa tension de référence externe est de

l’ordre de 4 V. Il est disponible en boîtier SOIC et SSOP 28 broches ainsi qu’en TQFP 48

broches. Ses entrées/sorties numériques sont compatibles 5 V et 3.3 V, les sorties pouvant être

mises à l’état haute impédance. Ses caractéristiques principales (typiques) sont les suivantes :

235

paramètre valeur

résolution 10 bits

fréquence de conversion 20 MSPS

erreur de décalage 0.1 %FSR

erreur de gain 0.1 %FSR

non-linéarité différentielle ± 0.1 LSB

non-linéarité intégrale ± 0.3 LSB

temps d’ouverture 4 ns

THD - 60 dB

SNR 47 dB

nombre effectif de bits ENOB 7.5 bits

dynamique d’entrée SFDR -65 dB

Il faut encore noter que, du fait de sa structure en pipeline, il y a un temps de latence de 3.5

périodes d’horloge entre l’acquisition de l’échantillon et sa sortie numérique. Mais

contrairement à l’AD676, l’AD876 sort une nouvelle donnée à chaque coup d’horloge.

4.4.5 Convertisseurs flash

Le principe de ce convertisseur (structure flash) consiste à comparer la tension d’entrée Ex à n

tensions de référence simultanément. La figure suivante donne l’exemple d’un convertisseur 3

bits. 8 nombres différents peuvent être représentés à l’aide de 7 comparateurs. Les 7 tensions

de référence sont réalisées à l’aide d’un diviseur résistif.

236

Vref = 8 V

Ex = 3 V

décodeur

comparateurs

B : sortienumérique

R/2

3R/2

R

R

R

R

R

R1/2 V

3/2 V

5/2 V

7/2 V

9/2 V

11/2 V

13/2 V0

0

0

0

1

1

1

Avec Ex = 3 V et Vref = 8 V, les trois premiers comparateurs sont à 1 alors que les autres

sont à 0 (thermometer code). Le décodeur transforme la position du bit de poids le plus élevé

mis à 1 en un code binaire (ici, le code 3). Cette structure de convertisseur est la plus rapide,

elle atteint facilement plusieurs centaines de MSPS. L’implantation pose de nombreux

problèmes du fait du grand nombre de comparateurs (2N-1 pour un mot de N bits). Sa

résolution dépasse donc rarement 8 bits et sa consommation est élevée. Il n’est généralement

pas nécessaire de l’associer à un échantillonneur/bloqueur.

Pour 8 bits, il faut 255 comparateurs montés en parallèle. Pour toute augmentation de la

résolution d’un bit, le nombre de comparateurs double, ce qui amène rapidement à des

surfaces de silicium trop grandes. La structure semi-flash (subranging) cherche à garder la

rapidité de la structure flash tout en réduisant le nombre de comparateurs. L’unité de

conversion est divisée en deux sous unités flash travaillant en série. La première unité va

calculer les bits de poids forts qui sont ensuite convertis en analogique puis soustraits à la

tension à convertir pour obtenir le résidu de cette conversion. Ce résidu est ensuite converti

dans le deuxième étage flash pour générer les bits de poids faibles. Le principe de base est

237

donc en fait celui de la conversion algorithmique, mais appliqué sur un plus grand nombre de

bits. Par rapport à la structure flash, il faut un échantillonneur/bloqueur (E/B) et un CNA de

plus, mais le nombre de comparateurs est fortement diminué. Prenons l’exemple d’un CAN

12 bits semi-flash :

Bits 7 à 0

CNA 4 bits

Ex E/B

sommateur

Flash 4 bits Bits 11 à 8

Flash 8 bits

Il ne contient plus que 24 - 1 + 28 - 1 = 260 comparateurs au lieu de 212 - 1 = 4095 avec une

structure flash.

L’AD9002 est un exemple de convertisseur 8 bits flash réalisé en technologie bipolaire

(modèle ancien en voie d’obsolescence rapide). Son diagramme de blocs est le suivant :

238

Alimenté en - 5.2 V, il consomme typiquement 750 mW. Sa tension de référence externe est

comprise entre - 3.5 et + 0.1 V et il est disponible en boîtier DIP et PLCC 28 broches. Ses

entrées/sorties numériques sont compatibles ECL. Ses caractéristiques principales (typiques)

sont les suivantes :

paramètre valeur

résolution 8 bits

fréquence de conversion 150 MSPS

erreur de décalage 8 mV

non-linéarité différentielle 0.6 LSB

non-linéarité intégrale 0.6 LSB

temps d’ouverture 1.3 ns

SNR 47.6 dB

ENOB 7.6 bits

Il faut encore noter qu’il n’y a plus qu’un retard d’une période d’horloge entre

l’acquisition de l’échantillon et sa sortie numérique.

Le convertisseur flash est de moins en moins utilisé dans le domaine des CAN car son

procédé de fabrication est peu compatible CMOS, son fonctionnement étant plutôt

analogique. Pendant très longtemps, les convertisseurs rapides ont été réalisés en flash, mais

ils sont aujourd’hui supplantés par les algorithmique pipeline en CMOS. Ceci dit, à l’intérieur

des convertisseurs CMOS, on trouve beaucoup de petits CAN flash (sur 4 bits par exemple).

Le procédé est donc toujours utilisé.

239

4.4.6 Convertisseurs sigma-delta (Σ∆)

Le CAN sigma-delta (Σ-∆) utilise le principe de la modulation sigma-delta :

La simulation Matlab suivante vous donne l’évolution des différents signaux avec Vref = 1 et

Vin = 0,75. Avec une constante sur son entrée, un intégrateur génère une simple rampe dont

la pente est proportionnelle à l’entrée. Donc l’intégrateur Σ génère une rampe proportionnelle

à la différence (∆) entre l’entrée Vin et la sortie du CNA 1 bit. La sortie du montage (après un

comparateur à 0) est codée sur 1 bit. Si on place un filtre passe-bas sur la sortie, on obtient

une valeur moyenne = 7/8 (7 bits à 1, 1 bit à 0).

0 5 10 15 20-0.5

0

0.5

1

1.5

2additionneur delta

0 5 10 15 20-0.5

0

0.5

1

1.5

2sortie intégrateur

5 10 15 20

0

0.5

1

sortie

5 10 15 20

-1

-0.5

0

0.5

1

sortie CNA 1 bit

Sortie

Sortie CNA 1 bit

Sortie additionneur delta Sortie intégrateur

Vin = +0.75

∆∆∆∆ ΣΣΣΣ

240

Avec Vin = -0.75, la valeur moyenne sur la sortie tombe à 1/8 (7 bits à 0, 1 bit à 1).

0 5 10 15 20-2

-1.5

-1

-0.5

0

0.5additionneur delta

0 5 10 15 20-2

-1.5

-1

-0.5

0

0.5sortie intégrateur

5 10 15 20

0

0.5

1

sortie

5 10 15 20

-1

-0.5

0

0.5

1

sortie CNA 1 bit

Avec Vin = 0, la valeur moyenne sur la sortie est égale à 4/8 (1 bit à 0, 1 bit à 1).

5 10 15 20

-1

-0.5

0

0.5

1

additionneur delta

5 10 15 20

-1

-0.5

0

0.5

1

sortie intégrateur

5 10 15 20

0

0.5

1

sortie

5 10 15 20

-1

-0.5

0

0.5

1

sortie CNA 1 bit

La valeur moyenne de la sortie est donc proportionnelle à Vin, à condition que Vin change

lentement pour laisser le temps à la sortie de s’adapter. Si Vin suit une valeur sinusoïdale en

restant suffisamment longtemps sur chaque palier, alors la valeur moyenne de la sortie suit la

même variation :

Vin = -0.75

Vin = 0

241

0 100 200 300 400 500-1

-0.5

0

0.5

1signal à convertir

50 100 150 200 250 300 350 400 450 500

0

0.5

1

sortie

Pour que la conversion soit correcte, on sent intuitivement que le montage doit sur-

échantillonner la fréquence de Shannon fs du signal d’entrée. C’est pour cela que le

modulateur sigma-delta fonctionne à la fréquence K.fs, K étant appelé le facteur de sur-

échantillonnage. Pour réaliser un CAN sigma-delta qui fonctionne à fs échantillons sur N bits,

il suffit de faire suivre la sortie du modulateur par un filtre passe-bas numérique, puis par une

décimation d’un facteur K. On obtient alors un CAN sigma-delta du premier ordre.

Le bruit de quantification étant étalé de 0 à K.fs/2, on va le réduire et donc passer de 1 bit à N

bits de conversion. Avec un bruit blanc étalé entre 0 à K.fs/2, il faudrait sur-échantillonner

d’un facteur K=22N pour obtenir N bits en sortie.

ΣΣΣΣ

242

Mais le bruit n’est pas uniforme. En calculant la réponse en fréquence du montage, on

s’aperçoit que le signal d’entrée est filtré passe-bas, mais aussi que le bruit de quantification

Q passe à travers un filtre passe-haut :

Le bruit de quantification est donc d’autant plus fort que l’on s’éloigne de fs/2. C’est la

fonction de mise en forme du bruit (noise shaping) du modulateur sigma-delta :

Le filtre passe-bas sera donc très efficace pour augmenter le rapport signal sur bruit de

quantification et donc pour augmenter N. On peut encore améliorer la situation en utilisant un

montage du deuxième ordre :

243

Le bruit de quantification passant par une boucle du second ordre est encore plus rejeté hors

de la bande 0 : fs/2 par le filtre passe-bas.

Il reste une question : quel est le lien entre le facteur de sur-échantillonnage K et le nombre de

bits N en sortie du CAN ? Cela dépend de la forme précise du bruit de quantification et donc

de l’ordre du montage. La figure suivante représente la relation entre K et N :

Par exemple, avec K = 64 et un montage du deuxième ordre, on obtient environ 80 dB de

SNR et donc 13 bits. En pratique, les choses ne sont pas si simples : les montages d’ordres

supérieurs à 2 sont difficiles à réaliser et le bruit est rarement aléatoire, mais plutôt corrélé au

signal d’entrée, ce qui fait qu’il ne respecte pas la courbe théorique de répartition en

fréquence. La figure précédente est donc aussi purement théorique.

Jusqu’à présent, nous n’avons abordé que des convertisseurs sigma-delta 1 bit. Le problème

avec ce type de montage est que K doit être élevé pour avoir N grand ce qui conduit à une

244

fréquence interne de fonctionnement très élevée. Le convertisseur sigma-delta multi-bit

permet de limiter ce problème :

Toutes choses égales par ailleurs, le montage multi-bit donne un plus grand nombre de bits de

sortie N pour un même facteur de sur-échantillonnage K. Son principal inconvénient est que

sa linéarité dépend maintenant de la linéarité du CNA n bits.

Il existe deux variantes de CAN sigma-delta : le montage analogique vu jusqu’ici appelé CT

(Continuous Time) et le montage échantillonné DT (Discrete Time). La différence entre les

deux réside dans la réalisation du filtre de boucle, l’ensemble comparateur-intégrateur. Il

s’agit d’un filtre passe-bas qui peut être conçu de manière analogique (montage RC, LC, …)

ou échantillonné avec un filtre à capacité commutées.

Le CAN CT Σ∆ est très rapide (jusqu’à 100 Msps) et ne nécessite pas de filtre anti repliement

(AAF : Anti Aliasing Filter) mais il dépasse difficilement les 16 bits de résolution car le filtre

de boucle est difficile à réaliser en analogique. Le filtre de boucle à capacité commutées est

245

bien plus précis et le CAN DT Σ∆ a la plus grande résolution avec 24 bits mais il est

beaucoup plus lent (100 ksps par exemple) et, comme l’entrée est capacitive, il nécessite un

buffer d’entrée associé à un filtre anti repliement. Il est à noter que le CAN CT Σ∆ a deux

inconvénients :

1. Il ne fonctionne que pour une gamme de fréquences d’échantillonnage, par exemple entre

40 et 50 Msps pour l’ADC12EU050 de National Semiconductor. En effet, le filtre de

boucle analogique n’est précis qu’à certaines fréquences d’échantillonnage.

2. Certains modèles CT (architecture feed-forward) ne rejettent pas correctement les

fréquences analogiques hors de la bande passante du CAN. Il faut donc ajouter un filtre

passe-bas peu sélectif à l’entrée du montage pour les atténuer. Ce sera le cas pour les

applications radio par exemple.

L’AD1871 est un CAN multibit DT Σ∆ conçu pour l’audio stéréo avec une résolution de 16-

20-24 bits, une fréquence d’échantillonnage de 32 à 96 ksps et une dynamique de 105 dB

typique. Il est alimenté en 5 V, utilise un boitier SSOP-28 et est configurable par un port SPI.

Son diagramme fonctionnel est le suivant :

Le circuit peut être configuré dans de nombreux modes de fonctionnement. Le plus simple est

le mode maitre seul (standalone master). Il faut fournir au CAN une horloge MCLK égale à

256, 512 ou 768 fois la fréquence d’échantillonnage. Le CAN fournit alors en sortie une

246

horloge bit BCLK, une horloge mot LRCLK et une sortie série DOUT. BCLK étant égale à

64 fois LRCLK, on peut sortir jusqu’à 32 bits par voie. Comme le CAN ne peut fournir que

des mots de 16, 20 ou 24 bits, on peut aligner le mot à droite des 32 bits ou bien à gauche

comme dans le chronogramme suivant :

Les principaux domaines d’application des CAN DT Σ∆ sont l’audio, les capteurs lents et

l’instrumentation.

Les CAN CT Σ∆, beaucoup plus rapides, peuvent être utilisé dans les domaines de la radio, du

radar, de l’imagerie médicale, … L’AD9262 est un double CAN CT Σ∆ 16 bits dont la

fréquence d’échantillonnage est spécifiée entre 30 et 160 Msps. Sa bande passante

analogique, suivant les modèles, est de 2.5, 5 ou 10 MHz. La partie analogique est alimentée

en 1.8 V et la partie numérique entre 1.8 et 3.3 V, sa consommation étant égale à 600 mW. Il

est configurable en SPI et son boitier est un LFCSP-64. Il ne nécessite pas de filtre anti-

repliement. Son diagramme fonctionnel est le suivant :

247

La gestion des horloges est assez particulière. Les modulateurs Σ∆ internes fonctionnent avec

une fréquence fixe égale à 640 Msps (± 5%) qui détermine directement la bande passante

analogique (640 / 64 = 10 MHz par exemple). Vous pouvez attaquer le CAN soit directement

avec une horloge externe CLK à 640 MHz et vous obtiendrez les performances optimales du

convertisseur, soit avec une fréquence plus faible en utilisant une PLL interne au circuit, mais

les performances seront moins bonnes. Dans le tableau suivant, vous trouverez différentes

configurations possibles pour CLK (fMOD doit être proche des 640 MHz) :

Une question reste posée : pourquoi le CAN est-il donné avec une fréquence

d’échantillonnage comprise entre 30 et 160 Msps alors que les modulateurs Σ∆ internes

fonctionnent à 640 Msps? Il y a après l’étage Σ∆ un montage qui interpole et ré-échantillonne

le signal afin de convertir la fréquence d’échantillonnage de 640 Msps vers une fréquence

ajustable entre 20 et 160 Msps (640 / k, k allant de 4 à 31.5 par pas de 0.5). Mais en réalité, la

fréquence d’échantillonnage ne varie pas, seul change le débit de l’interface parallèle de

sortie.Elle est très simple à utiliser (DCO : data clock output) :

248

4.5 Familles de CNA

4.5.1 Généralités

On trouve chez Analog Devices une très grande gamme de CNA allant de 8 à 20 bits et de

quelques centaines d’échantillons par seconde à 2,5 GSPS (la fréquence de conversion est

généralement faible quand la résolution est élevée). Les CNA sont disponibles en sortie

courant (nécessitant un AOP externe) ou en sortie tension et contiennent jusqu’à 16

convertisseurs. D’autres paramètres de choix sont importants, comme le nombre de tensions

nécessaires pour alimenter le boîtier ainsi que la nécessité de fournir une tension de référence

externe. Certains modèles incorporent une fonction de multiplication. Il suffit d’entrer une

tension analogique sur Vref et la tension de sortie du CNA devient égale à :

= N2binaireNombre

Vref.Vsortie

On injecte par exemple une tension sinusoïdale d’amplitude crête à crête 4 V sur l’entrée Vref

d’un convertisseur 8 bits. On obtient en sortie la même tension sinusoïdale dont l’amplitude

varie entre 0 et 256255

.4 Vcàc par pas de 2561

.4 Vcàc selon le nombre binaire appliqué sur le

CNA. On réalise ainsi un atténuateur commandable numériquement. Le tableau suivant donne

quelques exemples représentatifs de CNA :

Référence

# bits Alimentation Tconversion

ou Fconversion

sortie

I/V

Vref

interne

divers

AD7537 12 12/15 V, 2 mA 1.5 µs I non 2 CNA multiplieurs

AD760 16/18 ± 15 V, 5 V, 600 mW 10 µs V oui auto-calibration, série-//

AD768 16 ± 5 V, 465 mW 30 MSPS I oui multiplieur

AD9739 14 1.8 et 3.3 V, 1.1 W 2.5 GSPS I oui LVDS

AD8600 8 5 V, 35 mA 2 µs V non 16 CNA multiplieurs

Voyons maintenant les principales techniques utilisées pour effectuer la conversion

numérique/analogique.

249

4.5.2 Convertisseurs à base de résistances

4.5.2.1 CNA à réseau de résistances pondérées

La structure à réseau de résistances pondérées est des plus simples. Le réseau réalise une

conversion tension/courant de la tension de référence. Seuls les courants des branches dont les

bits de commande sont à 1 sont ensuite sommés, le total étant reconverti en tension par

l’AOP.

R

bN-2

bN-3

b0

2R

4R

8R

2NRVref

Vs

bN-1

+AOP

La sortie vaut donc :

+++−=

+++−=

−−

−−

1-N02N

1N

0N2N1N

2

b...

2

bb

2

Vref

.bR2

1....b

4R

1.b

2R

1VrefRVs

Cette structure de convertisseur nécessite des rapports de résistances importants (de R à 2N.R

pour une conversion sur N bits). Or, plus les rapports augmentent et plus la précision entre

éléments est difficile à obtenir.

4.5.2.2 CNA à réseau de résistances R-2R

Il est donc plus intéressant, du point de vue de la précision, de n’utiliser que des petits

rapports avec un réseau de résistances R-2R (voir : exercice 4.6). Le montage sur 4 bits ainsi

obtenu est le suivant :

250

RVref

Vs

R

2R

R

2R

R

2R

2R

2R

b3 b2 b1 b0b3 b2 b1 b0

+

Le réseau est construit de manière à ce que, quelques soient les valeurs des bits, le courant

circulant dans les résistances soit toujours le même. Si un bit est à 1, le courant est dirigé sur

l’entrée de l’AOP (qui est une masse virtuelle), sinon il va sur la masse. De plus, entre chaque

nœud du réseau et la masse, il y a une impédance équivalente à R. Le courant circulant dans le

réseau se partage donc en deux en chaque nœud et on obtient finalement :

+++−=

+++−=

8

b

4

b

2

bb

2

Vref

.b16R

1.b

8R

1.b

4R

1.b

2R

1VrefRVs

0123

0123

L’AD7524 est un exemple de convertisseur numérique/analogique 8 bits à réseau de

résistances R-2R réalisé en technologie CMOS. Son diagramme de blocs est le suivant :

251

Il consomme de 5 à 30 mW selon la tension d’alimentation comprise entre 0 et 17 V. Sa

tension de référence externe est comprise entre ± 25 V et il est disponible en boîtier DIP et

SOIC 16 broches ou PLCC 20 broches. Le bus de données et ses signaux de contrôle sont

conçus pour être interfacé avec un microprocesseur. Le chronogramme d’écriture est le

suivant :

Ses caractéristiques principales (typiques en 15 V) sont :

paramètre valeur

résolution 8 bits

Précision relative ± 1/2 LSB

erreur de gain ± 1.25 LSB

non-linéarité ± 1/2 LSB (monotone)

Temps d’établissement 250 ns

252

4.5.2.3 CNA à échelle de résistances

Une dernière architecture de CNA à base de résistances utilise un principe identique à celui de

CAN flash : une échelle de résistances qui sert à générer toutes les valeurs possibles de la

tension de sortie. La tension correspondant à la valeur de l’échantillon est envoyé sur la sortie

par l’intermédiaire d’un multiplexeur formé de commutateurs analogiques commandés par la

valeur numérique.

0

Vref2N

2.Vref2N

3.Vref2N

4.Vref2N

2N-1.Vref2N

R

R

R

R

R

bN-2 b0

Vref

Vs

bN-1

+AOP

décodage2N signaux de commande

Ce montage, pour une précision de N bits, utilise 2N-1 résistances qui doivent être implantées

de manière à minimiser la dispersion des valeurs, ce qui limite la résolution à des valeurs

faibles. En pratique, on trouve ce type de montage associé à un autre CNA pour atteindre des

résolutions plus élevées comme dans l’exemple suivant.

L’AD7846 est un convertisseur numérique/analogique 16 bits à architecture segmentée réalisé

en technologie CMOS. Les 4 bits de poids fort sont traités par deux convertisseurs à échelle

de résistances mis en parallèle (sortie A1 et A2) alors que les 12 bits de poids faible sont

traités par un CNA 12 bits R-2R. Son diagramme de blocs est le suivant :

253

Il est alimenté en ± 15 V et 5 V avec une consommation typique de 100 mW. L’AOP de sortie

est intégré et permet une sortie analogique unipolaire (0 → 5 V à 0 → 10 V) ou bipolaire

( -5 V → 5 V à -10 V → 10 V) avec possibilité de multiplication. Ses tensions de référence

externes sont comprises entre ± 10 V et il est disponible en boîtier DIP et PLCC 28 broches.

Le bus de données et ses signaux de contrôle sont conçus pour être interfacé avec un

microprocesseur. Le chronogramme d’écriture est le suivant :

Ses caractéristiques principales (typique avec sortie bipolaire) sont:

paramètre valeur

résolution 16 bits

Précision relative ± 6 LSB

erreur de décalage ± 6 LSB

erreur de gain ± 6 LSB

non-linéarité différentielle ± 1 LSB (monotone)

Temps d’établissement 7 µs

254

4.5.3 Convertisseurs à courants pondérés

La vitesse de la conversion est limitée par le temps d’établissement de l’AOP de sortie monté

en sommateur. Pour augmenter cette vitesse, on peut remplacer les résistances par des sources

de courant pondérées dont la valeur est fonction de Vref et du poids de la source. Le temps de

conversion ne dépend plus alors que du temps de commutation des sources. Deux solutions

sont possibles pour les sources:

• On utilise des sources de courant pondérées de taille croissante avec le poids des bits.

L’inconvénient est alors la faible précision due aux dispersions entre les sources de valeurs

différentes.

• On utilise des sources identiques d’une valeur correspondant à un LSB, ces sources étant

ensuite sommées pour atteindre la valeur requise. La précision est bien meilleure avec

comme inconvénient un grand nombre de sources à implanter (2N-1) et de nombreux

signaux de commande.

Une combinaison des deux solutions peut être retenue pour réaliser un convertisseur 8 bits (Is

est proportionnel à Vref qui n’est pas représentée sur le schéma). Cette solution utilise 63

sources de courants identiques pour la conversion des 6 bits de poids fort et deux sources de

courant pondérées pour les deux bits de poids faible.

b1, b0

b7,…, b2

VCC

Vs

Is26

Is27

Is28

63 sources identiques(6 MSB)

courant LSB

255

L’AD768 est un CNA 16 bits réalisé en technologie BICMOS à architecture segmentée basée

sur des sources de courant commutées. Son diagramme de blocs est le suivant :

Il est alimenté en ± 5 V avec une consommation typique de 465 mW. La sortie se fait en

courant avec possibilité de multiplication. Sa tension de référence interne est égale à 2.5 V et

il est disponible en boîtier SOIC 28 broches. Le chronogramme d’écriture est le suivant :

Ses caractéristiques principales (typique) sont:

paramètre valeur

résolution 16 bits

erreur de décalage 0.2 % FSR

erreur de gain 1 % FSR

Temps d’établissement 25 ns

THD -66 dB

SFDR 73 dB

256

4.5.4 Convertisseurs sigma-delta (Σ∆)

Le principe du CNA sigma-delta est similaire à celui du CAN sauf que tout se fait en

numérique. On commence par sur-échantillonner l’entrée d’un facteur K par interpolation,

puis on utilise un modulateur Σ∆ numérique. La mise en forme du bruit est la même que dans

le modulateur Σ∆ d’un CAN. Le CNA 1 bit de sortie est un simple comparateur qui commute

entre ± Vref. Etant donné le facteur de sur-échantillonnage K élevé, le filtre passe-bas

analogique de sortie n’a pas besoin d’être très sélectif. Comme pour un CAN, on peut réaliser

un CNA multibit.

Voici un exemple de modulateur Σ-∆ 1 bit tout numérique construit dans un FPGA (tous les

signaux en CA2). On retrouve les différentes parties du modulateur analogique du premier

ordre : l’additionneur ∆, l’intégrateur Σ (c’est un simple accumulateur) et le comparateur

analogique qui est ici fusionné avec le CNA 1 bit. Il est remplacé par une simple comparaison

arithmétique, la sortie 1 bit se faisant en utilisant le signe de la comparaison :

H50

+

-

data_cna

MSB de comp 9

comp sigma delta Vin

9

9

9

9

9

Registre 9 bits

reset

9

Comparateur :

if (sigma > 0) comp = 127

else comp = -127

257

Le design fonctionne à 50 MHz, val est la valeur numérique de vin. La simulation donne

les chronogrammes suivants :

Simulation générale sur 2 ms

Zoom sur la valeur max positive : val = 127

Zoom sur la valeur max négative : val = -127

Le CNA sigma-delta étant tout numérique, il n’y a pas de variantes telles que le CT ou le DT

pour les CAN. Les CNA Σ∆ sont assez lents mais précis. Leur domaine d’application typique

est l’audio.

L’AD1852 est un CAN Σ∆ audio stéréo multibit alimenté en 5 V à sortie en tension. Son

boitier est un SSOP-28 et sa résolution est de 16-18-20-24 bits. Sa fréquence

d’échantillonnage varie entre 32 et 192 KHz. Il couvre tous les domaines d’application audio

(sauf le SACD). C’est un système de restitution audio stéréo complet dans un boitier. Son

diagramme fonctionnel est le suivant :

258

Il est configurable par un port SPI et les données audio lui sont fournies en série. Il a besoin

d’une horloge principale MCLK (256 à 1024 fois l’horloge d’échantillonnage), d’une horloge

mot LRCLK et d’une horloge bit BCLK (64xLRCLK). On peut envoyer 32 bits pour la voie

gauche comme pour la voie droite. Comme les mots de données sont compris entre 16 et 24

bits, il faut aligner le mot dans les 32 bits disponibles, à droite dans le chronogramme suivant.

4.5.5 Une application intéressante : la synthèse directe de fréquence

La solution la plus simple pour générer numériquement un signal sinusoïdal consiste à utiliser

le principe suivant :

8 8

Compteur 8 bits

Mémoire 256 x 8

ADDR DATA

reset

H

Vers le CNA de la carte

La mémoire contient une période de la fonction sinus(addr*2*π/256) avec addr, bus

d’adresse de la mémoire, variant de 0 à 255. Le compteur étant incrémenté de 1 à chaque front

d’horloge, il faut 256 périodes de l’horloge H pour lire une période complète. Donc, la

fréquence du signal sinusoïdal est égale à :

Fsin = fH / 256

259

H sert d’horloge d’échantillonnage pour le CNA. L’inconvénient de ce montage est que la

fréquence du signal sinusoïdal est fixe. Une amélioration simple consiste à incrémenter le

compteur par pas égal à ∆x au lieu d’utiliser un pas de 1. On obtient alors le montage suivant

dont la fréquence de sortie est égale à :

Fsin = fH . ∆x / 256

8

8

8 8

Registre 8 bits

Mémoire 256 x 8

ADDR DATA

reset

H


deltax

Pour respecter Shannon, il faut que ∆x < 128, de façon à ce que Fsin < fH / 2, H servant

d’horloge d’échantillonnage au CNA. Dans ce montage, on ne peut générer que certaines

fréquences en sortie, tous les multiples de fH/256 jusqu’à fH / 2. Une simple modification de

ce design permet de changer profondément le principe de fonctionnement du design. Le

compteur passe sur 16 bits (on l’appelle « accumulateur de phase ») et le bus d’adresse de la

mémoire est branché sur les 8 bits de poids fort de la sortie de l’accumulateur. C’est la

synthèse directe de fréquence (ou DDS : Direct Digital Synthesis).

Troncature de phase 8 bits de poids fort

Accumulateur de phase

8

16

16

8

8 16

Registre 8 bits

Mémoire 256 x 8

ADDR DATA

reset

H


deltax

260

Son principe de fonctionnement est le suivant. Soit une période d’un signal quelconque (ici

sinusoïdal) que l’on peut décrire par une succession d’états de phases. On peut exprimer ces

phases par un nombre entier x, variant de 0 à N-1, N étant le nombre maximum d’états

possibles et pouvant être à priori très grand.

A partir d’une phase quelconque, (entre 0 et N-1) on passe à la suivante par x = x + ∆x

(modulo N). On obtient donc x

N

∆ états par période (sur la figure : 16/3 = 5,33). Si les

échantillons sont fournis à la cadence Tech = 1 / Fech, la période du signal obtenu est :

T = N . Tech / ∆x

Le théorème de Shannon doit être respecté. On génère ainsi toute une série de fréquences F,

comprises entre 0 et presque Fech/2. La fréquence du signal de sortie est égale à :

F = ∆x . Fech / N

avec une résolution de :

résolution = Fech / N

Plus N est grand, meilleure est la résolution en fréquence (Il n’y a théoriquement pas de

limite). Dans notre exemple, N = 216 et fH = 50 MHz. La résolution sera donc égale à 762,94

Hz. Comme deltax n’est codé que sur 8 bits, on pourra obtenir les fréquences suivantes :

261

Deltax Fsin [Hz]

1 762,94

2 1525,88

… …

255 194549,56

La DDS est très utilisée dans deux domaines :

1. A l’intérieur des circuits numériques (FPGA, ASIC, …) pour générer des signaux

sinusoïdaux numériques internes, par exemple pour réaliser un changement de fréquence

dans un récepteur radio.

2. Associé à un CNA, pour générer des signaux analogiques sinusoïdaux, carrés,

triangulaires, arbitraires. Par exemple, le 33250A d’Agilent est un générateur de fonctions

qui monte à 80 MHz en sinus et qui génère les formes d’ondes suivantes : sinus, carré,

triangle, rampe, impulsion, bruit, sin(x)/x, exponentielle, arbitraire, AM, FM, FSK.

La DDS, par son principe, génère sans aucun jitter les signaux sinusoïdaux. Ce n’est pas le cas

pour les autres formes d’onde. En effet, on voit sur l’exemple suivant pour une dent de scie

qu’il y a un jitter sur la position du front de descente (de toute la forme d’onde en fait) égal à

une période de l’horloge d’échantillonnage.

On peut résoudre ce problème pour la génération du signal carré en utilisant la sortie sinus

sans jitter et en la passant à travers un comparateur analogique rapide :

262

+

-

DDS CNA

Donc on peut générer en analogique un carré sans jitter, voir des impulsions en jouant sur le

niveau de seuil du comparateur. Les autres signaux comme les triangles doivent être limités

en fréquence pour que le jitter ne soit pas gênant. Par exemple, dans le 33250A, le sinus et le

carré montent à 80 MHz, mais le triangle est limité à 1 MHz. L’horloge d’échantillonnage

étant égale à 200 MHz, cela donne 5 ns de jitter sur 1 µs de période dans le pire des cas, soit

0.5 %. A l’intérieur d’un circuit numérique, seul le sinus est généré sans jitter. Toutes les

autres formes d’onde y compris le carré sont affectées d’un jitter d’une période d’horloge.

Un autre point important est l’influence de la troncature de phase sur la pureté spectrale du

signal sinusoïdal. La troncature de phase est due au fait que la taille du bus d’adresse de la

mémoire contenant la période de la sinusoïde est inférieure à la taille du bus de sortie de

l’accumulateur de phase (dans notre exemple, on passe de 16 bits à 8 bits), ce qui permet de

limiter la taille de la mémoire. Examinons l’influence de la troncature avec notre exemple en

prenant deltax = 100. On va avoir une erreur de troncature sur la phase qui va varier comme

dans le tableau suivant :

phase addr=phase%256 erreur troncature (entre 0 et 1) 0 0 0

100 0 100/256 200 0 200/256 300 1 (300-256)/256 400 1 (400-256)/256 500 1 (500-256)/256 600 2 (600-512)/256 700 2 (700-512)/256 800 3 (800-768)/256 … … …

263

L’erreur de troncature est en quelque sorte l’erreur temporelle entre la valeur réelle du sinus et

la valeur théorique si phase et addr avait la même taille. On peut tracer la courbe de cette

erreur avec matlab :

0 20 40 60 80 1000

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

On peut constater que :

1. La courbe d’erreur de troncature sera différente suivant les valeurs de deltax.

2. L’erreur est périodique et elle aura donc un spectre de raies. Cette erreur temporelle va se

traduire en sortie de la mémoire par une erreur d’amplitude périodique sur le sinus et donc

générer des harmoniques sur le signal sinusoïdal de sortie.

Pour supprimer les harmoniques et améliorer la pureté spectrale du signal sinusoïdal, il existe

une méthode simple qui consiste à casser la périodicité de l’erreur de troncature en

additionnant du bruit sur la phase : c’est le dithering.

Accumulateur de phase

8

16

16

8

8 16

Registre 8 bits

Mémoire 256 x 8

ADDR DATA

reset

H

CNA

deltax

bruit

16⇒8

264

Dans notre exemple, on utilise deltax = 5000 et on ajoute un bruit uniformément réparti entre

-125 et +125. L’effet sur l’erreur de troncature est spectaculaire comme le montre la figure ci-

dessous :

0 20 40 60 80 1000

50

100

150

200

0 20 40 60 80 1000

50

100

150

200

250

L’impact sur la pureté spectrale est très important. Dans la figure ci-dessous, les raies

parasites du spectre ont disparus. Le seul inconvénient, c’est que le plancher de bruit est

remonté à cause du bruit ajouté. Il y a donc un compromis à faire sur l’amplitude du bruit (lié

à la valeur de deltax) afin de supprimer les raies harmoniques sans trop relever le plancher de

bruit.

0 0.2 0.4 0.6 0.8 1-100

-50

0

50

0 0.2 0.4 0.6 0.8 1-100

-50

0

50

spectre sans dithering

spectre avec dithering

erreur sans dithering

erreur avec dithering

remontée du plancher de bruit

265

Il existe d’autres méthodes plus complexes pour éliminer les harmoniques d’une DDS telle

que la correction par les séries de Taylor, mais leur étude sort du cadre de ce cours.

L’AD9912 est un « Direct Digital Synthesizer » 1 GSPS 14 bits. La fréquence maximale de sa

sortie sinusoïdale est de 450 MHz. Son accumulateur de phase est codé sur 48 bits, ce qui lui

donne une résolution de 4 µHz. Alimenté en 3.3 V et 1.8 V numérique et analogique, il

consomme 900 mW dans le pire des cas. Son boitier est un LFCSP-64. Son diagramme

fonctionnel est le suivant :

Le circuit est contrôlé par un port SPI. L’horloge d’échantillonnage peut être connectée en

direct à la bonne fréquence ou par le biais d’une PLL avec une fréquence plus faible. On peut

même faire fonctionner la DDS avec un quartz 25 MHz. La connexion directe de l’horloge

donne les meilleures performances.

On peut voir sur le schéma suivant qu’il est possible de réinjecter la sortie sinusoïdale sur un

comparateur interne afin de créer un signal d’horloge carré soit en single-ended CMOS (fmax

< 150 MHz) soit en HSTL 1.8 V différentiel (fmax < 450 MHz). Un doubleur de fréquence

peut être activé en HSTL pour atteindre les 750 MHz.

266

Un mécanisme de réduction d’harmoniques est implémenté dans la DDS pour améliorer la

pureté spectrale du signal sinusoïdal.

4.5.6 Pureté spectrale d’un oscillateur : harmoniques, jitter et bruit de phase

Il est nécessaire de pouvoir caractériser un oscillateur de bonne qualité. Plusieurs aspects sont

importants :

1) Les harmoniques. Elles sont dues à la déformation de la sinusoïde. Un signal parfaitement

sinusoïdal n’aura aucune harmonique, ce qui est évidemment impossible. Tous les

oscillateurs ont des harmoniques. La DDS est a plutôt moins que les autres. Voici un

exemple de spectre d’une DDS 14 bits. THD et SFDR caractérisent ce phénomène.

267

2) La gigue temporelle (ou jitter). C’est plutôt une spécification d’horloge utilisée pour une

transmission. La période varie au cours du temps autour d’une moyenne qui représente

l’inverse de la fréquence nominale. Cette variation de la valeur de la période d’horloge

perturbe le décodage des données. On l’analyse plutôt avec un oscilloscope numérique

rapide en faisant par exemple un diagramme de l’œil. Ci-dessous, une analyse de jitter de

type « time interval error » (TIE). L’unité de mesure est généralement en ps ou fs (valeur

efficace rms ou crête à crête p2p). Cette mesure n’est pas donnée pour une DDS.

3) Le bruit de phase. C’est une autre manière de voir le jitter mais d’un point de vue spectral.

Ce sont deux aspects du même problème. Sans jitter, la raie spectrale d’un oscillateur serait

un dirac. C’est la fluctuation de la période qui provoque l’élargissement de cette raie.

L’analyse de bruit de phase permet de caractériser cet élargissement.

268

Pour caractériser l’élargissement, on s’écarte de la porteuse f0 d’une valeur f appelée offset

et on mesure la puissance de bruit N dans 1 Hz de bande (par convention).

On fait ensuite le rapport entre la puissance du bruit et la puissance de la porteuse (carrier)

en dB : 10 log(N/P0). L’unité finale du bruit de phase est le dBc/Hz (c pour carrier, Hz

parce que le bruit est mesuré dans un Hz de bande). Vous trouverez dans la datasheet d’une

DDS soit une valeur numérique (exemple : f0 = 40 MHz, offset f = 1 kHz) :

Soit une courbe avec l’offset f en abscisse et le bruit de phase en ordonnée.

La mesure de bruit de phase est réalisée avec un analyseur de spectre ou bien un analyseur

de bruit de phase.

269

4.6 Exercices

Exercice 4.1

On utilise dans cet exercice le CAN 3 bits vu au §4.1.3. La tension de référence est égale à 1

V. On cherche à convertir le signal triangulaire suivant :

0

A

0 Tt

amplitude

La période T est égale à 14 fois la période d’échantillonnage.

1. Quelle est la fréquence d’échantillonnage minimale ?

2. Calculer le pas de quantification ∆.

3. A = 8

7Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.

4. Calculer le rapport signal sur bruit de quantification (SNR).

5. A = 2.Vref. Dessiner le signal quantifié. Conclusion ?

6. A = 8

1Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.

7. Calculer le SNR. Quel est le nombre de bits effectif de la conversion dans ce cas ?

Exercice 4.2

Pour des convertisseurs de résolution 6, 8, 12, 16 et 24 bits, rappeler la définition et calculer :

1. Le rapport signal sur bruit de quantification.

2. La dynamique.

3. La résolution en pourcentage de la pleine échelle.

Exercice 4.3

On souhaite réaliser un système permettant de retarder un signal analogique à l’aide d’un

CNA, d’un CAN et de registres à décalage.

1. Proposer un montage permettant de réaliser cette fonction.

2. Ce montage est-il synchrone ?

3. Comment peut-on régler la valeur du retard ?

270

Exercice 4.4

On se propose de réaliser un générateur de rampes (y=a.t pour 0 ≤ t ≤ T) de période T, de

fréquence et d’amplitude variables, à l’aide d’un CNA et d’un compteur.

1. Proposer un montage permettant de réaliser cette fonction.

2. Quelles modifications faudrait-il apporter au montage précédent pour générer un signal

sinusoïdal ?

Exercice 4.5

La figure suivante représente un CAN à redistribution de charges ayant 5 bits de résolution.

comparateurVx

C16C

2C

C4

C8

C16

Vref

Vs

b2 b1 b0 S3b2 b1 b0 S3

+

b3 b3b4 b4

S2

Ex

S1

Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments

sont supposés parfaits (notamment le courant d’entrée du comparateur est nul). On travaille

avec Vref = 1 V et Ex = 0.8 V.

1. On désire charger tous les condensateurs à Ex. Donner la position des interrupteurs du

montage.

2. Quelle est alors la valeur de la charge totale stockée dans les condensateurs ?

3. On inverse tous les interrupteurs. Quelle est la nouvelle valeur de la charge totale

stockée ? Combien vaut Vx ?

4. b4 passe à 1. Calculer la charge totale du système et en déduire Vx.

5. Si Vx > 0, alors b4 = 0, sinon b4 = 1. Que vaut b4 dans cet exemple ?

271

6. b4 reste dans la position déterminée précédemment et b3 passe à 1. Calculer la charge

totale du système et en déduire Vx.

7. Si Vx > 0, alors b3 = 0, sinon b3 = 1. Que vaut b3 dans cet exemple ?

8. Déduire du fonctionnement précédent la valeur des bits b2, b1, b0.

Exercice 4.6

La figure suivante représente un CNA à réseau R-2R ayant 4 bits de résolution.

Vref

RFB

IOUT1

IOUT2

CNA

A B C D

R

Vs

R

2R

R

2R

R

2R

2R

2R

b3 b2 b1 b0b3 b2 b1 b0

+

IA IB IC ID

IS AOP

Itot

Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments

sont supposés parfaits (notamment le courant d’entrée de l’AOP est nul). On travaille avec

Vref = 10 V et B = 1011.

1. Calculer la résistance équivalente à droite du point D par rapport à la masse. Même

question pour les points C, B et A.

2. Calculer Itot et IA. En déduire le potentiel au point B.

3. Calculer IB. En déduire le potentiel au point C.

4. Calculer IC. En déduire le potentiel au point D et ID.

5. Donner la formule reliant Is et Vref, b3, b2, b1 et b0. En déduire Vs.

6. On passe Vref à -10 V. Quelle est la nouvelle valeur de Vs.

7. On applique sur Vref un signal sinusoïdal d’amplitude crête 5 V. Qu’obtient-on alors sur

Vs. Même question avec B = 0001 et B = 1111.

272

8. On applique sur Vref une tension continue égale à - 5 V, on inverse les bit b3 et 3b et on

modifie l’amplificateur de sortie de la manière suivante :

-Vref2

RFB

IOUT1

IOUT2

R

Vs

+AOP

Is

R

Calculer la nouvelle formule de Vs. Combien vaut Vs pour B = 0000, 0001, 0111, 1111,

1001 et 1000. Conclusion ?

Exercice 4.7

Soit le circuit AD9647 donc la documentation se trouve en annexe.


2. Quelles sont ses caractéristiques statiques ?

3. Quelles sont ses caractéristiques dynamiques ?

4. Quelle est son interface ?

5. Y-a-t-il d’autres informations intéressantes dans la documentation ?

Exercice 4.8

Soit le circuit DAC8581 donc la documentation se trouve en annexe.


2. Quelles sont ses caractéristiques statiques ?

3. Quelles sont ses caractéristiques dynamiques ?

4. Quelle est son interface ?

5. Y-a-t-il d’autres informations intéressantes dans la documentation ?

273

5 Corrigés succincts

Corrigés chapitre 1

Exercice 1.1

1. IIL et IOH sortant, IIH et IOL rentrant.

2. VOHmin = VIHmin + ∆H ⇒ VOHmin > VIHmin. VILmax = VOLmax + ∆L ⇒ VILmax > VOLmax.

3. ∆H = VOHmin - VIHmin = 2,7 - 2 = 0,7 V. ∆L = VILmax - VOLmax = 0,8 - 0,5 = 0,3 V.

4. 20 portes.

Exercice 1.2

1. tp (5.25 V, 0 °C) = 0,275. tp (4.75 V, 0 °C) = 0,315. ⇒ CC

p

∆V

∆t = -2.5 % par 100 mV.

tp (4.75 V, 0 °C) = 0,315. tp (4.75 V, 70 °C) = 0,39. ⇒ ∆T

∆tp = -0.34 % par degré.

tp (4.75 V, 0 °C) = 0,315 min. tp (4.75 V, 0 °C) = 0,76 max. ⇒ on∆fabricati

∆tp = 145 %.

2. On a : tpmin (5.25 V, 0 °C) = 0,275. tptyp (5 V, 25 °C) = 0,53. tpmax (4.75 V, 70 °C) = 0,985.

tpmin x 1,0252,5 x 1,003425 x (1 + 1,45 / 2) = 0,55 ≈ tptyp.

tpmin x 1,125 x 1,24 x (1 + 1,45) = 0,94 ≈ tpmax.

Exercice 1.3

1. Imax = 80 mA.

2. tT = 20 ns.

3. ∆I = 2,56 A.

Exercice 1.4

1.

t0

vM

-2 V

2 V

2. voir cours.

3. voir cours.

4. Les potentiels sont référencés par rapport à la masse.

274

Exercice 1.5

1. ∆V = 1,25 V.

2. C = 50 nF.

Exercice 1.6

1. A ou B = 0 : T2, T4 bloqué, T3 passant ou saturé. S = 1. A et B = 1 : T2, T4 saturé, T3

bloqué. S=0. Le circuit est un NAND totem pole.

2. IA = IB = 525 µA. IOHmax = 10,8 mA.

0

3,33,6

326,25

Vs [V]

IOH [mA]

3. IIA = IIB = 16,9 µA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.

4. protéger le circuit contre les tensions négatives.

5. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 µA, IOLmax = 8 mA.

Exercice 1.7

1. A ou B = 0 : T2, T3 bloqué. S en l’air ou au niveau 1 si l’on a placé une résistance entre la

sortie et VCC. A et B = 1 : T2, T3 saturé. S=0. Le circuit est un NAND collecteur ouvert.

2. IA = IB = 525 µA. S est en l’air (IC3 ≈ 0), il faut connecter une résistance Rc externe.

3. IIA = IIB = 16,9 µA. T3 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.

4. RCmax = 7,5 kΩ pour une sortance de 20. RCmin = 112 Ω avec 5 sorties connectées sur RC.

5. IILmax = 0,4 mA, IIHmax = 20 µA, IOLmax = 8 mA.

6. VCC

R = 410 Ω

275

Exercice 1.8

1. C = 0. T’2, T’3 bloqué, T’4 passant. C = 1.

A ou B = 0 : T2, T3 bloqué, Darlington passant. S = 1.

A et B = 1 : T2, T3 saturé, Darlington bloqué. S=0.

C = 1. T’2, T’3 saturé, T’4 bloqué. C = 0. T2, T3 et Darlington bloqué. S = haute

impédance. Le circuit est un NAND trois états.

2. IC

= 1 mA. IOHmax = 10,8 mA.

0

3,33,6

326,25

VC [V]

IOH [mA]

3. IIA = IIB = 16,9 µA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V. D1 est polarisée en inverse.

4. IIA = 1 mA. IOHmax = 16 mA.

0

3,6

37 9,3

Vs [V]

IOH [mA]

5. C = 0, D1 passante. VB1 = 0,9 V ⇒ T2, T3 bloqué.VB41 = 0,9 V ⇒ Darlington bloqué.

6. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 µA, IOLmax = 8 mA.

Exercice 1.9

1. 2.

Input Disable Output T1 T2 T3 T4 1 0 0 on off on on 0 0 1 on on off on X 1 Z off X X off

276

Exercice 1.10

1. Pour avoir S = 0, on doit avoir T4 = T5 = T6 = on et T1 = T2 = T3 = off ⇒ E1 = E2 = E3

= 1. S = 1 pour toutes les autres combinaisons.

2. C’est un NAND.

Exercice 1.11

1. Pour avoir T1 passant, on doit avoir G2 = 1 et E = 0. Pour avoir T2 passant, on doit avoir

G1 = 0 et E = 1.

2.

G1 E S 1 0 Z 1 1 Z 0 0 0 0 1 1

3. Input = 0 ⇒ B = A, Input = 1 ⇒ C = A. C’est un démultiplexeur.

Exercice 1.12

1. On a un inverseur sur A, B et Output. T et T’ forment une porte de transmission.

2. On a la table de vérité suivante :

A B Output porte trans T1 T2 T3 0 0 0 on off off off 0 1 1 off on off on 1 0 1 on off off off 1 1 0 off on on off

Exercice 1.13

1. IIL et IOH sortant, IIH et IOL rentrant.

2. VOHmin = VIHmin + ∆H ⇒ VOHmin > VIHmin. VILmax = VOLmax + ∆L ⇒ VILmax > VOLmax.

3. ∆H = VOHmin - VIHmin = 4,95 - 3,5 = 1,45 V. ∆L = VILmax - VOLmax = 1,5 - 0,05 = 1,45 V.

4. 10000 portes en ne considérant que les courants. Il faut prendre en compte les capacités

d’entrées et leur influence sur le temps de propagation.

5. temps de propagation = (0,90 ns/pF).CL + 80 ns (89 ns, 125 ns, 170 ns). temps de transition

= (1,35 ns/pF).CL + 33 ns (46.5 ns, 100.5 ns, 168 ns).

277

E1 [V]

t [ns]

E2 [V]

t [ns]

S [V]

t [ns]

500

500

500

2,5

2,5

Exercice 1.14

1. A 25 °C, Pd = 2,4 W.

0

3,4

85

Pd [W]

TA [°C]

2. A 25 °C, Pd = 4 W.

0

5

125

Pd [W]

TA [°C]

278


Exercice 2.1

1. 14 broches d’adresses.

2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données

sont à l’état haute impédance.

3.

Mémoires sélectionnées adresses

M0, M1 De 0 à 3FFF

M2, M3 De 4000 à 7FFF

Données 8 bitsA14

CS

M0

CS

M1

CS

M2

CS

M3

4 4

4 4

Exercice 2.2

1. 13 broches d’adresses.

2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données

sont à l’état haute impédance.

3.

Mémoires sélectionnées adresses

M0, M1 De 0 à 1FFF

M2, M3 De 2000 à 3FFF

M4, M5 De 4000 à 5FFF

M6, M7 De 6000 à 7FFF

279

Données 16 bits

A14

CS

M0

CS

M1

CS

M2

CS

M3

8 8

8 8

CS

M4

CS

M5

8 8

CS

M6

CS

M7

8 8

A15

Dec

2/4

Exercice 2.3

1. Adresses ROM = 1xxx xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 8000 à

FFFF.

2. Adresses RAM = x110 xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 6000 à

6FFF et de E000 à EFFF.

3.

Adresses Zone

De 0000 à 5FFF Libre1

De 6000 à 6FFF RAM 4 Ko

De 7000 à 7FFF Libre2

De 8000 à DFFF ROM 24 Ko

De E000 à EFFF ROM + RAM = impossible

De F000 à FFFF ROM 4 Ko

Les zones RAM et ROM + RAM sont des zones d’adresses images.

280

4. )A13A14.(A15libre1 += = 24 Ko, 12.A14.A13.AA15libre2= = 4 Ko.

5. Entrée du décodeur : A11, A10, A9. Sortie du décodeur, s0 à s7. Le décodeur est validé

par libre2.

Exercice 2.4

1. Taille d’un bloc = 213 = 8 Ko.

Adresses Bloc n°

De 0000 à 1FFF 1

De 2000 à 3FFF 2

De 4000 à 5FFF 3

De 6000 à 7FFF 4

De 8000 à 9FFF 5

De A000 à BFFF 6

De C000 à DFFF 7

De E000 à FFFF 8

2. Pour la RAM, il y a deux possibilités : de 0000 à 0FFF et de 1000 à 1FFF. Pour la ROM,

il y a 4 possibilités : de E000 à E7FF, de E800 à EFFF, de F000 à F7FF et de F800 à

FFFF. 0100 et 1100 adressent la même case mémoire de la RAM.

3. De 8000 à 9FFF.

Exercice 2.5

1.

A1 A1 A0 A0 G

Y3

Y2

Y1

Y0

281

2. décodeur 2/4 sans G = 12 transistors CMOS, avec G = 16 transistors CMOS. Décodeur

N/2N sans G = (N+1). 2N, avec G = (N+2). 2N.

3. On a un décodeur 20/220. Il faut 22020096 transistors CMOS. Avec un transistor par bit

(∼DRAM), la matrice ne fait que 1048576 transistors.

4. Le premier décodeur 4/16 attaque (via l’entrée G) 16 décodeur 4/16 qui attaque chacun 16

décodeur 4/16 et ainsi de suite jusqu’à obtenir 220 lignes (il faut 5 couches de décodeurs).

Nombre de transistors = 6710784.

5. On a deux décodeurs 10/210. Nombre de transistors = 22528. La sélection étagée est

possible.

6. 12 bits sur X, 8 bits sur Y. Cellule (3125,169).

Exercice 2.6

1. WR/ , adresses et VMA sont stables TAD après le front descendant de E. WR/ , adresses et

VMA se maintiennent tAH après le front descendant de E. En lecture, les données doivent

arriver tDSR avant le front descendant de E et doivent rester stables tAH après. En écriture,

les données arrivent tDDW après le front descendant de E et restent stables tH après.

2. Période E – tAD – tDSR = 630 ns.

3. Période E/2 – tDDW = 275 ns.

4. Non, les temps de maintien sont respectés automatiquement.

Exercice 2.7

1. 4 bits en entrée, 4 bits en sortie. PROM 16 x 4.

2. I3, I2, I1 et I0 sur les adresses. O3, O2, O1 et O0 sur les données.

In O3 O2 O1 O0 In O3 O2 O1 O0

0 0 0 0 0 8 1 1 0 0

1 0 0 0 1 9 1 1 0 1

2 0 0 1 1 10 1 1 1 1

3 0 0 1 0 11 1 1 1 0

4 0 1 1 0 12 1 0 1 0

5 0 1 1 1 13 1 0 1 1

6 0 1 0 1 14 1 0 0 1

7 0 1 0 0 15 1 0 0 0

282

Exercice 2.8

1. 4 bits en entrée, 8 bits en sortie. PROM 16 x 8.

2. I3, I2, I1 et I0 sur les adresses. C13, C12, C11 et C10 et C03, C02, C01 et C00 sur les

données.

In C1 C0 In C1 C0

0 0 0 8 0 8

1 0 1 9 0 9

2 0 2 10 1 0

3 0 3 11 1 1

4 0 4 12 1 2

5 0 5 13 1 3

6 0 6 14 1 4

7 0 7 15 1 5

Exercice 2.9

1. 128 caractères de 8 lignes = PROM 1024 x 5.

2. A0, A1, A2 = sélection de la ligne, A3 à A9 = code ASCII.

A2 A1 A0 D4 D3 D2 D1 D0

0 0 0 1 1 1 1 1

0 0 1 1 0 0 0 1

0 1 0 1 0 0 0 1

0 1 1 1 1 1 1 1

1 0 0 1 0 0 0 1

1 0 1 1 0 0 0 1

1 1 0 1 0 0 0 1

1 1 1 0 0 0 0 0

Exercice 2.10

1. IB2 = 4,2 mA. IC2 = 4,8 mA. β IB2 >> IC2 ⇒ T2 saturé. VBE1 = VCE2 = 0.2 V ⇒ T1 bloqué.

V1 = 0.8 V, V2 = 0.2 V. L’état est stable.

2. Aucun changement.

3. La tension 0 V fait basculer le montage. Les valeurs de courants et de tension sont

identiques à la question 1, mais les indices 1 et 2 sont inversés.

4. On déconnecte V1 et V2, l’état reste stable. C’est bien une mémoire.

283

5. Les amplificateurs de lecture détectent le sens du courant sur chaque sortie.

Exercice 2.11

1. Qs = Cs.Vs, Qb = 0.

2. Qs = Vfin.Cs, Qb = Vfin.Cb.

3. Vfin = Vs.Cs/(Cs + Cb).

Exercice 2.12

1.

X

X

X

0

X

X

1

0

X

2

1

0

3

2

1

0

3

2

1

4

3

2

1

4

3

2

1

4

3

2

5

4

3

2

5

4

3

2

5

4

3

6

5

4

X

X

X

X

1 2 3 4 5 6 7 8 9 10 11

2. 3,3 Ko/s.


Exercice 4.1

1. Le spectre étant infini, il faut mettre un filtre anti-repliement avec fc = 1/20.T. On prend

ensuite fe = 2.fc.

2. ∆ = 1/8 = 125 mV.

3.

284

03.Te

7.Vref/8

TTe 2.Te

000

001

010

011

100

101

110

111

Vref/8

2.Vref/8

3.Vref/8

4.Vref/8

5.Vref/8

6.Vref/8

Ex

B : Valeurnumérique

t

t

Ex - B

4. SNR = 6.N + 1.76 ≈ 20 dB.

5.

03.Te

7.Vref/8

TTe 2.Te

000

001

010

011

100

101

110

111

Vref/8

2.Vref/8

3.Vref/8

4.Vref/8

5.Vref/8

6.Vref/8

Ex


t

2.Vref

6.

285

03.Te TTe 2.Te

000

001

010

011

Vref/8

2.Vref/8

3.Vref/8

Ex


t

t

Ex - B

7. SNR ≈ 3 dB. ENOB ≈ 0,2 bits.

Exercice 4.2

1. SNR = 6.N + 2.

2. Dynamique = ( )1220.log N10 − .

3. Résolution = %FSRx1002

1N

.

6 8 12 16 24

SNR [dB] 38 50 74 98 146

Dynamique [dB] 36 48 72 96 144

Résolution [%FSR] 1.6 0.4 0.025 0.0015 6.10-6

Exercice 4.3

1.

H

b0

b1

bN-1

b0

b1

bN-1

VsVeCANN bits

CNAN bits

Registre à décalage



2. Le montage est synchrone.

3. Le retard est fonction de la période de H.

286

Exercice 4.4

1. Vref fait varier l’amplitude, H fait varier la fréquence.

b0b1bN-1

H

VsVref CNAN bits

Compteur N bits

Vcc

2. L’EPROM contient une période échantillonnée de la sinusoïde.

d0d1dN-1

H

VsVref CNAN bits

Compteur N bits

Vcc

EPROM

AM-1 A1 A0

Exercice 4.5

1. S2 = S3 = b4 = b3 = b2 = b1 = b0 = 1, S1 sur Ex.

2. Qtot = 2CEx.

3. Q’tot = -2CVx. Vx = -Ex.

4. Q’’tot = Cvref – 2CVx. Vx = -Ex + Vref/2.

5. b4 = 1.

6. Q’’’tot = 3Cvref/2 – 2CVx. Vx = -Ex + Vref/2 + Vref/4.

7. b3 = 1.

8. b2 = 0, b1 = 0, b0 = 1.

287

Exercice 4.6

1. RD = R, RC = R, RB = R, RA = R.

2. Itot = Vref / R. IA = Vref / 2R. VB = Vref / 2.

3. IB = Vref / 4R. VC = Vref / 4.

4. IC = Vref / 8R. VD = Vref / 8. ID = Vref / 16R.

5. Is = b3.Vref / 2R + b2.Vref / 4R + b1.Vref / 8R + b0.Vref / 16R. Vs = (-Vref / 2)( b3 + b2 / 2

+ b1 / 4 + b0 / 8). B = 1011, Vs = -6.875 V.

6. Vref = -10 V, Vs = +6.875 V.

7. On obtient en Vs une sinusoïde en opposition de phase dont l’amplitude crête A vaut :

B A

1011 3.4375 V

0001 0.3125 V

1111 4.6875 V

8. Vs = Vref/2 + (-Vref / 2)( 3b + b2 / 2 + b1 / 4 + b0 / 8). Le CNA fonctionne en code

complément à 2.

B Vs

0111 2.1875 V

0001 0.3125 V

0000 0.0 V

1111 -0.3125 V

1001 -2.1875 V

1000 -2.5 V

289

6 Contenu des annexes

Data sheet nb de pages

SN74LS00 2

MC14001B 14

MC74LCX00 8

AT25FS040 26

CY7C1009D 12

CY7C1325 22

AD9467 32

DAC8581 20

5-2

FAST AND LS TTL DATA

QUAD 2-INPUT NAND GATE

• ESD > 3500 Volts

14 13 12 11 10 9

1 2 3 4 5 6

VCC

8

7

GND

GUARANTEED OPERATING RANGES

Symbol Parameter Min Typ Max Unit

VCC Supply Voltage 5474

4.54.75

5.05.0

5.55.25

V

TA Operating Ambient Temperature Range 5474

–550

2525

12570

°C

IOH Output Current — High 54, 74 –0.4 mA

IOL Output Current — Low 5474

4.08.0

mA

SN54/74LS00

QUAD 2-INPUT NAND GATE

LOW POWER SCHOTTKY

J SUFFIXCERAMIC

CASE 632-08

N SUFFIXPLASTIC

CASE 646-06

141

14

1

ORDERING INFORMATION

SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC

141

D SUFFIXSOIC

CASE 751A-02

5-3

FAST AND LS TTL DATA

SN54/74LS00

DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)

S b l P

Limits

U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions

VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs

VIL Input LOW Voltage54 0.7

VGuaranteed Input LOW Voltage for

VIL Input LOW Voltage74 0.8

Vp g

All Inputs

VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA

VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V

CC , OH , IN IHor VIL per Truth Table

VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,

VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA

VIN = VIL or VIHper Truth Table

IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V

IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V

IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V

IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX

ICC

Power Supply CurrentTotal, Output HIGH 1.6 mA VCC = MAXICCTotal, Output LOW 4.4

mA VCC MAX

Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.

AC CHARACTERISTICS (TA = 25°C)

S b l P

Limits

U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions

tPLH Turn-Off Delay, Input to Output 9.0 15 ns VCC = 5.0 V

tPHL Turn-On Delay, Input to Output 10 15 nsCC

CL = 15 pF

© Semiconductor Components Industries, LLC, 2010

September, 2010 − Rev. 71 Publication Order Number:

MC14001B/D

MC14001B Series

B-Suffix Series CMOS GatesMC14001B, MC14011B, MC14023B,MC14025B, MC14071B, MC14073B,MC14081B, MC14082B

The B Series logic gates are constructed with P and N channelenhancement mode devices in a single monolithic structure(Complementary MOS). Their primary use is where low powerdissipation and/or high noise immunity is desired.

Features• Supply Voltage Range = 3.0 Vdc to 18 Vdc

• All Outputs Buffered

• Capable of Driving Two Low−power TTL Loads or One Low−powerSchottky TTL Load Over the Rated Temperature Range.

• Double Diode Protection on All Inputs Except: Triple DiodeProtection on MC14011B and MC14081B

• Pin−for−Pin Replacements for Corresponding CD4000 SeriesB Suffix Devices

• Pb−Free Packages are Available

MAXIMUM RATINGS (Voltages Referenced to VSS)

Symbol Parameter Value Unit

VDD DC Supply Voltage Range −0.5 to +18.0 V

Vin, Vout Input or Output Voltage Range(DC or Transient)

−0.5 to VDD + 0.5 V

Iin, Iout Input or Output Current(DC or Transient) per Pin

±10 mA

PD Power Dissipation, per Package(Note 1)

500 mW

TA Ambient Temperature Range −55 to +125 °C

Tstg Storage Temperature Range −65 to +150 °C

TL Lead Temperature(8−Second Soldering)

260 °C

VESD ESD Withstand VoltageHuman Body ModelMachine ModelCharged Device Model

> 3000> 300N/A

V

Stresses exceeding Maximum Ratings may damage the device. MaximumRatings are stress ratings only. Functional operation above the RecommendedOperating Conditions is not implied. Extended exposure to stresses above theRecommended Operating Conditions may affect device reliability.1. Temperature Derating:

Plastic “P and D/DW” Packages: – 7.0 mW/C From 65C To 125C

This device contains protection circuitry to guard against damage due to highstatic voltages or electric fields. However, precautions must be taken to avoidapplications of any voltage higher than maximum rated voltages to thishigh−impedance circuit. For proper operation, Vin and Vout should be constrainedto the range VSS (Vin or Vout) VDD.

Unused inputs must always be tied to an appropriate logic voltage level(e.g., either VSS or VDD). Unused outputs must be left open.

Device Description

DEVICE INFORMATION

MC14001B Quad 2−Input NOR Gate

MC14011B Quad 2−Input NAND Gate

MC14023B Triple 3−Input NAND Gate

MC14025B Triple 3−Input NOR Gate

MC14071B Quad 2−Input OR Gate

MARKINGDIAGRAMS

1

14PDIP−14P SUFFIXCASE 646

MC140xxBCPAWLYYWWG

SOIC−14D SUFFIX

CASE 751A

TSSOP−14DT SUFFIXCASE 948G

1

14

140xxBGAWLYWW

140xxB

ALYW

1

14

xx = Specific Device CodeA = Assembly LocationWL, L = Wafer LotYY, Y = YearWW, W = Work WeekG or = Pb−Free Package

SOEIAJ−14F SUFFIXCASE 965

1

14

MC140xxBALYWG

MC14073B Triple 3−Input AND Gate

MC14081B Quad 2−Input AND Gate

MC14082B Dual 4−Input AND Gate

See detailed ordering and shipping information in the packagedimensions section on page 8 of this data sheet.


http://onsemi.com

(Note: Microdot may be in either location)

MC14001B Series

http://onsemi.com2

LOGIC DIAGRAMS

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

2 IN

PUT

12 9

3 IN

PUT

8

34 65

1112 1013

12 98

34 65

1112 1013

12 98

34 65

1112 1013

1

13

345

2

101112

9

NC = 6, 8

VDD = PIN 14VSS = PIN 7

FOR ALL DEVICES

NOR

MC14001BQuad 2−Input NOR Gate

MC14025BTriple 3−Input NOR Gate

MC14023BTriple 3−Input NAND Gate

NAND

MC14011BQuad 2−Input NAND Gate

OR

MC14071BQuad 2−Input OR Gate

AND

MC14081BQuad 2−Input AND Gate

MC14073BTriple 3−Input AND Gate

MC14082BDual 4−Input AND Gate

PIN ASSIGNMENTS

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 2B

IN 3B

IN 4B

OUTB

VDD

NC

IN 1B

IN 3A

IN 2A

IN 1A

OUTA

VSS

NC

IN 4A

NC = NO CONNECTION

MC14023BTriple 3−Input NAND Gate

MC14001BQuad 2−Input NOR Gate

MC14011BQuad 2−Input NAND Gate

MC14082BDual 4−Input AND Gate

MC14081BQuad 2−Input AND Gate

MC14025BTriple 3−Input NOR Gate

MC14071BQuad 2−Input OR Gate

MC14073BTriple 3−Input AND Gate

MC14001B Series

http://onsemi.com3

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Characteristic

ÎÎÎÎÎÎÎÎÎÎÎÎ

Symbol

ÎÎÎÎÎÎÎÎÎ

VDDVdc

ÎÎÎÎÎÎÎÎÎÎ

− 55C ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

25C ÎÎÎÎÎÎÎÎÎÎ

125C ÎÎÎÎÎÎÎÎÎ

UnitÎÎÎÎÎÎ

MinÎÎÎÎÎÎ

MaxÎÎÎÎÎÎÎÎ

Min ÎÎÎÎÎÎ

Typ (2)ÎÎÎÎÎÎÎÎ

Max ÎÎÎÎÎÎ

MinÎÎÎÎÎÎ

Max


Output Voltage “0” LevelVin = VDD or 0


VOL ÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

0.050.050.05


−−−

ÎÎÎÎÎÎÎÎÎ

000


0.050.050.05

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

0.050.050.05

ÎÎÎÎÎÎÎÎÎ

Vdc


“1” LevelVin = 0 or VDD


VOHÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

−−−


4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

5.01015


−−−

ÎÎÎÎÎÎÎÎÎ

4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Input Voltage “0” Level(VO = 4.5 or 0.5 Vdc) (VO = 9.0 or 1.0 Vdc) (VO = 13.5 or 1.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

VIL


5.01015


−−−


1.53.04.0


−−−


2.254.506.75


1.53.04.0


−−−


1.53.04.0


Vdc


“1” Level(VO = 0.5 or 4.5 Vdc) (VO = 1.0 or 9.0 Vdc) (VO = 1.5 or 13.5 Vdc)


VIH


5.01015


3.57.011


−−−


3.57.011


2.755.508.25


−−−


3.57.011


−−−


Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Drive Current(VOH = 2.5 Vdc) Source(VOH = 4.6 Vdc)(VOH = 9.5 Vdc)(VOH = 13.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IOHÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.05.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

– 3.0– 0.64– 1.6– 4.2


−−−−


– 2.4– 0.51– 1.3– 3.4


– 4.2– 0.88 – 2.25– 8.8


−−−−


– 1.7– 0.36– 0.9– 2.4


−−−−


mAdc


(VOL = 0.4 Vdc) Sink(VOL = 0.5 Vdc)(VOL = 1.5 Vdc)


IOL ÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

0.641.64.2

ÎÎÎÎÎÎÎÎÎ

−−−


0.511.33.4

ÎÎÎÎÎÎÎÎÎ

0.882.258.8


−−−

ÎÎÎÎÎÎÎÎÎ

0.360.92.4

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

mAdc


Input CurrentÎÎÎÎÎÎÎÎ

IinÎÎÎÎÎÎ

15ÎÎÎÎÎÎ

−ÎÎÎÎÎÎ

± 0.1ÎÎÎÎÎÎÎÎ

−ÎÎÎÎÎÎ

±0.00001ÎÎÎÎÎÎÎÎ

± 0.1ÎÎÎÎÎÎ

−ÎÎÎÎÎÎ

± 1.0ÎÎÎÎÎÎ

AdcÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Input Capacitance(Vin = 0)


CinÎÎÎÎÎÎÎÎÎ

−ÎÎÎÎÎÎÎÎÎ


−ÎÎÎÎÎÎÎÎÎÎÎÎ


5.0ÎÎÎÎÎÎÎÎÎÎÎÎ

7.5ÎÎÎÎÎÎÎÎÎ



pF


Quiescent Current(Per Package)


IDD ÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

0.250.51.0


−−−

ÎÎÎÎÎÎÎÎÎ

0.00050.00100.0015


0.250.51.0

ÎÎÎÎÎÎÎÎÎ

−−−

ÎÎÎÎÎÎÎÎÎ

7.51530

ÎÎÎÎÎÎÎÎÎ

Adc


Total Supply Current (3) (4)

(Dynamic plus Quiescent,Per Gate, CL = 50 pF)


ITÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IT = (0.3 A/kHz) f + IDD/NIT = (0.6 A/kHz) f + IDD/NIT = (0.9 A/kHz) f + IDD/N


Adc

2. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.3. The formulas given are for the typical characteristics only at 25C.4. To calculate total supply current at loads other than 50 pF:

IT(CL) = IT(50 pF) + (CL − 50) Vfk

where: IT is in A (per package), CL in pF, V = (VDD − VSS) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised gatesper package.

MC14001B Series

http://onsemi.com4

B−SERIES GATE SWITCHING TIMES

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎSWITCHING CHARACTERISTICS (5) (CL = 50 pF, TA = 25C)ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Characteristic


Symbol


VDDVdc


Min


Typ (6)


Max

ÎÎÎÎÎÎÎÎÎ

Unit

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Rise Time, All B−Series GatestTLH = (1.35 ns/pF) CL + 33 nstTLH = (0.60 ns/pF) CL + 20 nstTLH = (0.40 ns/PF) CL + 20 ns


tTLHÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015


−−−


1005040


20010080


ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Fall Time, All B−Series GatestTHL = (1.35 ns/pF) CL + 33 nstTHL = (0.60 ns/pF) CL + 20 nstTHL = (0.40 ns/pF) CL + 20 ns


tTHLÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015


−−−


1005040


20010080


ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Propagation Delay TimeMC14001B, MC14011B only

tPLH, tPHL = (0.90 ns/pF) CL + 80 nstPLH, tPHL = (0.36 ns/pF) CL + 32 nstPLH, tPHL = (0.26 ns/pF) CL + 27 ns

All Other 2, 3, and 4 Input GatestPLH, tPHL = (0.90 ns/pF) CL + 115 nstPLH, tPHL = (0.36 ns/pF) CL + 47 nstPLH, tPHL = (0.26 ns/pF) CL + 37 ns

8−Input Gates (MC14068B, MC14078B)tPLH, tPHL = (0.90 ns/pF) CL + 155 nstPLH, tPHL = (0.36 ns/pF) CL + 62 nstPLH, tPHL = (0.26 ns/pF) CL + 47 ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tPLH, tPHLÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

5.01015

5.01015


−−−

−−−

−−−


1255040

1606550

2008060


25010080

300130100

350150110


ns

5. The formulas given are for the typical characteristics only at 25C.6. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.

VDD14

CL

VSS7

PULSEGENERATOR

INPUT

OUTPUT

90%50%

10%

10%50%

90%

20 ns 20 ns

tPHL tPLH

tTLHtTHLVOL

VOH

0 V

VDDINPUT

OUTPUTINVERTING

*All unused inputs of AND, NAND gates must be connected to VDD.All unused inputs of OR, NOR gates must be connected to VSS.

90%50%10% VOL

VOHOUTPUTNON-INVERTING

tTHLtTLH

tPLH tPHL

*

Figure 1. Switching Time Test Circuit and Waveforms

MC14001B Series

http://onsemi.com5

CIRCUIT SCHEMATICNOR, OR GATES

14

*

7VSS

3, 4, 10, 11

VDD

VSS

VDD

*Inverter omitted in MC14001B

1, 6, 8, 13

2, 5, 9, 12

14

*

7

9, 6, 10

VSS

VDD

1, 3, 11

2, 4, 12

VSS

VDD

VSS

VDD

8, 5, 13

MC14001B, MC14071BOne of Four Gates Shown

MC14025BOne of Three Gates Shown


CIRCUIT SCHEMATICNAND, AND GATES

14

*

7

3, 4, 10, 11

VSS

VDD


14

*

7

9, 6, 10

VSS

VDD


2, 5, 9, 12

1, 6, 8, 13

2, 4, 12

1, 3, 11

VDD

VDD

VSS

VSS

8, 5, 13

MC14011B, MC14081BOne of Four Gates Shown

MC14023B, MC14073BOne of Three Gates Shown

MC14001B Series

http://onsemi.com6

TYPICAL B−SERIES GATE CHARACTERISTICS

N−CHANNEL DRAIN CURRENT (SINK) P−CHANNEL DRAIN CURRENT (SOURCE)

- 40°C

+ 85°C

+ 125°C

Figure 2. VGS = 5.0 Vdc Figure 3. VGS = − 5.0 Vdc

1.0

3.0

5.0

4.0

2.0

01.0 3.0 5.04.02.00

VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc)

- 1.0

00

TA = - 55°C

Figure 4. VGS = 10 Vdc Figure 5. VGS = − 10 Vdc

16

14

12

10

8.0

6.0

4.0

2.0

05.03.01.0 108.06.04.02.00

00

Figure 6. VGS = 15 Vdc Figure 7. VGS = − 15 Vdc

00

00

- 40°C+ 25°C+ 85°C

+ 125°C

- 1.0 - 3.0 - 5.0- 4.0- 2.0

VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc)

TA = - 55°C

+ 25°C

TA = - 55°C

- 40°C

+ 25°C+ 85°C

+ 125°C

VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc) VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc)

VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc) VDS, DRAIN-TO-SOURCE VOLTAGE (Vdc)

TA = - 55°C

- 40°C+ 25°C

+ 85°C

+ 125°C

18

20

9.07.0 - 5.0- 3.0- 1.0 - 10- 8.0- 6.0- 4.0- 2.0 - 9.0- 7.0

- 40

- 35

- 30

- 25

- 20

- 15

- 10

- 5.0

- 45

- 50

106.02.0 2016128.04.0 1814

TA = - 55°C

- 40°C

+ 25°C+ 85°C

- 10- 6.0- 2.0 - 20- 16- 12- 8.0- 4.0 - 18- 14

- 80

- 70

- 60

- 50

- 40

- 30

- 20

- 10

- 90

- 100

40

35

30

25

20

15

10

5.0

45

50

TA = - 55°C- 40°C

+ 25°C+ 85°C

- 2.0

- 3.0

- 4.0

- 5.0

- 6.0

- 7.0

- 8.0

- 9.0

- 10

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

+ 125°C

+ 125°C

These typical curves are not guarantees, but are design aids.Caution: The maximum rating for output current is 10 mA per pin.

MC14001B Series

http://onsemi.com7

TYPICAL B−SERIES GATE CHARACTERISTICS (cont’d)

VOLTAGE TRANSFER CHARACTERISTICS

Figure 8. VDD = 5.0 Vdc Figure 9. VDD = 10 Vdc

1.0

3.0

5.0

4.0

2.0

01.0 3.0 5.04.02.00

00

Vin, INPUT VOLTAGE (Vdc)

SINGLE INPUT NAND, ANDMULTIPLE INPUT NOR, OR

SINGLE INPUT NOR, ORMULTIPLE INPUT NAND, AND



2.0

6.0

10

8.0

4.0

2.0 6.0 108.04.0


V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

Figure 10. VDD = 15 Vdc

00



2.0

6.0

10

8.0

4.0

2.0 6.0 108.04.0


12

14

16

V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

DC NOISE MARGIN

The DC noise margin is defined as the input voltage rangefrom an ideal “1” or “0” input level which does not produceoutput state change(s). The typical and guaranteed limitvalues of the input values VIL and VIH for the output(s) tobe at a fixed voltage VO are given in the ElectricalCharacteristics table. VIL and VIH are presented graphicallyin Figure 11.

Guaranteed minimum noise margins for both the “1” and“0” levels =

1.0 V with a 5.0 V supply



Figure 11. DC Noise Immunity

Vout

VO

VO

VIL

0

VIH

Vin

VDD

VDD Vout

VO

VO

VIL

0

VIH

Vin

VDD

VDD

(a) Inverting Function (b) Non−Inverting Function

VSS = 0 VOLTS DC

MC14001B Series

http://onsemi.com8


Device Package Shipping†

MC14001BCP PDIP−14

25 Units / RailMC14001BCPG PDIP−14(Pb−Free)

MC14001BD SOIC−14

55 Units / RailMC14001BDG SOIC−14(Pb−Free)

MC14001BDR2 SOIC−14

2500 Units / Tape & Reel

MC14001BDR2G SOIC−14(Pb−Free)

MC14001BDTR2 TSSOP−14*

MC14001BDTR2G TSSOP−14*(Pb−Free)

MC14001BFEL SOEIAJ−14

2000 Units / Tape & ReelMC14001BFELG SOEIAJ−14(Pb−Free)



MC14011BD SOIC−14







MC14011BF SOEIAJ−14

50 Units / RailMC14011BFG SOEIAJ−14(Pb−Free)





MC14023BD SOIC−14



2500 Units / Tape & ReelMC14023BDR2G SOIC−14(Pb−Free)



MC14001B Series

http://onsemi.com9


Device Shipping†Package



MC14025BD SOIC−14








MC14071BD SOIC−14




MC14071BDT TSSOP−14*

96 Units per RailMC14071BDTG TSSOP−14*(Pb−Free)


2500 Units / Tape & ReelMC14071BDTR2G TSSOP−14*(Pb−Free)





MC14073BD SOIC−14






MC14001B Series

http://onsemi.com10


Device Shipping†Package



MC14081BD SOIC−14










2000 Units / BoxMC14082BCPG PDIP−14(Pb−Free)

MC14082BD SOIC−14




†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel PackagingSpecifications Brochure, BRD8011/D.

*This package is inherently Pb−Free.

MC14001B Series

http://onsemi.com11

PACKAGE DIMENSIONS

PDIP−14CASE 646−06

ISSUE P

1 7

14 8

B

A DIM MIN MAX MIN MAXMILLIMETERSINCHES

A 0.715 0.770 18.16 19.56B 0.240 0.260 6.10 6.60C 0.145 0.185 3.69 4.69D 0.015 0.021 0.38 0.53F 0.040 0.070 1.02 1.78G 0.100 BSC 2.54 BSCH 0.052 0.095 1.32 2.41J 0.008 0.015 0.20 0.38K 0.115 0.135 2.92 3.43LM −−− 10 −−− 10 N 0.015 0.039 0.38 1.01

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEADS WHEN

FORMED PARALLEL.4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.5. ROUNDED CORNERS OPTIONAL.

F

H G DK

C

SEATINGPLANE

N

−T−

14 PL

M0.13 (0.005)

L

MJ

0.290 0.310 7.37 7.87

MC14001B Series

http://onsemi.com12

PACKAGE DIMENSIONS

SOIC−14CASE 751A−03

ISSUE H

NOTES:1. DIMENSIONING AND TOLERANCING PER

ANSI Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE

MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)

PER SIDE.5. DIMENSION D DOES NOT INCLUDE

DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.127(0.005) TOTAL IN EXCESS OF THE DDIMENSION AT MAXIMUM MATERIALCONDITION.

−A−

−B−

G

P 7 PL

14 8

71

M0.25 (0.010) B M

SBM0.25 (0.010) A ST

−T−

FR X 45

SEATINGPLANE

D 14 PL K

C

JM

DIM MIN MAX MIN MAXINCHESMILLIMETERS

A 8.55 8.75 0.337 0.344B 3.80 4.00 0.150 0.157C 1.35 1.75 0.054 0.068D 0.35 0.49 0.014 0.019F 0.40 1.25 0.016 0.049G 1.27 BSC 0.050 BSCJ 0.19 0.25 0.008 0.009K 0.10 0.25 0.004 0.009M 0 7 0 7 P 5.80 6.20 0.228 0.244R 0.25 0.50 0.010 0.019

7.04

14X0.58

14X

1.52

1.27

DIMENSIONS: MILLIMETERS

1

PITCH

SOLDERING FOOTPRINT*

7X

*For additional information on our Pb−Free strategy and solderingdetails, please download the ON Semiconductor Soldering andMounting Techniques Reference Manual, SOLDERRM/D.

MC14001B Series

http://onsemi.com13

PACKAGE DIMENSIONS

TSSOP−14

CASE 948G−01ISSUE B


A 4.90 5.10 0.193 0.200B 4.30 4.50 0.169 0.177C −−− 1.20 −−− 0.047D 0.05 0.15 0.002 0.006F 0.50 0.75 0.020 0.030G 0.65 BSC 0.026 BSCH 0.50 0.60 0.020 0.024J 0.09 0.20 0.004 0.008

J1 0.09 0.16 0.004 0.006K 0.19 0.30 0.007 0.012K1 0.19 0.25 0.007 0.010L 6.40 BSC 0.252 BSCM 0 8 0 8

NOTES:1. DIMENSIONING AND TOLERANCING PERANSI Y14.5M, 1982.

2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSION A DOES NOT INCLUDE MOLDFLASH, PROTRUSIONS OR GATE BURRS.MOLD FLASH OR GATE BURRS SHALL NOTEXCEED 0.15 (0.006) PER SIDE.

4. DIMENSION B DOES NOT INCLUDEINTERLEAD FLASH OR PROTRUSION.INTERLEAD FLASH OR PROTRUSION SHALLNOT EXCEED 0.25 (0.010) PER SIDE.

5. DIMENSION K DOES NOT INCLUDEDAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.08(0.003) TOTAL IN EXCESS OF THE KDIMENSION AT MAXIMUM MATERIALCONDITION.

6. TERMINAL NUMBERS ARE SHOWN FORREFERENCE ONLY.

7. DIMENSION A AND B ARE TO BEDETERMINED AT DATUM PLANE −W−.

SU0.15 (0.006) T

2X L/2

SUM0.10 (0.004) V ST

L−U−

SEATINGPLANE

0.10 (0.004)−T−

ÇÇÇÇÇÇSECTION N−N

DETAIL E

J J1

K

K1

ÉÉÉÉÉÉ

DETAIL E

F

M

−W−

0.25 (0.010)814

71

PIN 1IDENT.

HG

A

D

C

B

SU0.15 (0.006) T

−V−

14X REFK

N

N

7.06

14X0.36

14X

1.26

0.65

DIMENSIONS: MILLIMETERS

1

PITCH

SOLDERING FOOTPRINT*

*For additional information on our Pb−Free strategy and solderingdetails, please download the ON Semiconductor Soldering andMounting Techniques Reference Manual, SOLDERRM/D.

MC14001B Series

http://onsemi.com14

PACKAGE DIMENSIONS

SOEIAJ−14CASE 965−01

ISSUE A

HE

A1

DIM MIN MAX MIN MAXINCHES

--- 2.05 --- 0.081

MILLIMETERS

0.05 0.20 0.002 0.0080.35 0.50 0.014 0.0200.10 0.20 0.004 0.0089.90 10.50 0.390 0.4135.10 5.45 0.201 0.215

1.27 BSC 0.050 BSC7.40 8.20 0.291 0.3230.50 0.85 0.020 0.0331.10 1.50 0.043 0.0590

0.70 0.90 0.028 0.035--- 1.42 --- 0.056

A1

HE

Q1

LE 10 0 10

LE

Q1


Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS D AND E DO NOT INCLUDE

MOLD FLASH OR PROTRUSIONS AND AREMEASURED AT THE PARTING LINE. MOLD FLASHOR PROTRUSIONS SHALL NOT EXCEED 0.15(0.006) PER SIDE.


5. THE LEAD WIDTH DIMENSION (b) DOES NOTINCLUDE DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.08 (0.003)TOTAL IN EXCESS OF THE LEAD WIDTHDIMENSION AT MAXIMUM MATERIAL CONDITION.DAMBAR CANNOT BE LOCATED ON THE LOWERRADIUS OR THE FOOT. MINIMUM SPACEBETWEEN PROTRUSIONS AND ADJACENT LEADTO BE 0.46 ( 0.018).

0.13 (0.005) M 0.10 (0.004)

DZ

E

1

14 8

7

e A

b

VIEW P

c

L

DETAIL P

M

A

bcDEe

0.50

M

Z

ON Semiconductor and are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further noticeto any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liabilityarising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages.“Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. Alloperating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rightsnor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. ShouldBuyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates,and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or deathassociated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an EqualOpportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.

PUBLICATION ORDERING INFORMATIONN. American Technical Support: 800−282−9855 Toll FreeUSA/Canada

Europe, Middle East and Africa Technical Support:Phone: 421 33 790 2910

Japan Customer Focus CenterPhone: 81−3−5773−3850

MC14001B/D

LITERATURE FULFILLMENT:Literature Distribution Center for ON SemiconductorP.O. Box 5163, Denver, Colorado 80217 USAPhone: 303−675−2175 or 800−344−3860 Toll Free USA/CanadaFax: 303−675−2176 or 800−344−3867 Toll Free USA/CanadaEmail: [email protected]

ON Semiconductor Website: www.onsemi.com

Order Literature: http://www.onsemi.com/orderlit

For additional information, please contact your localSales Representative

Semiconductor Components Industries, LLC, 2005

January, 2005 − Rev. 5Publication Order Number:

MC74LCX00/D1

MC74LCX00

Low−Voltage CMOS Quad2−Input NAND Gate

With 5 V−Tolerant Inputs

The MC74LCX00 is a high performance, quad 2−input NAND gateoperating from a 2.3 to 3.6 V supply. High impedance TTL compatibleinputs significantly reduce current loading to input drivers while TTLcompatible outputs offer improved switching noise performance. A VIspecification of 5.5 V allows MC74LCX00 inputs to be safely drivenfrom 5 V devices.

Current drive capability is 24 mA at the outputs.

Features

• Designed for 2.3 V to 3.6 V VCC Operation

• 5 V Tolerant Inputs − Interface Capability With 5 V TTL Logic

• LVTTL Compatible

• LVCMOS Compatible

• 24 mA Balanced Output Sink and Source Capability

• Near Zero Static Supply Current (10 A) Substantially ReducesSystem Power Requirements

• Latchup Performance Exceeds 500 mA

• ESD Performance: Human Body Model >2000 VMachine Model >200 V

• Pb−Free Packages are Available*

*For additional information on our Pb−Free strategy and soldering details, pleasedownload the ON Semiconductor Soldering and Mounting TechniquesReference Manual, SOLDERRM/D.

TSSOP−14DT SUFFIXCASE 948G

14

1

SOEIAJ−14M SUFFIXCASE 965

SOIC−14D SUFFIX

CASE 751A

14

1

MARKINGDIAGRAMS

1

14

LCX00

ALYW

74LCX00ALYW

LCX00AWLYWW

A = Assembly LocationL, WL = Wafer LotY = YearW, WW = Work Week

14

1

14

1

See detailed ordering and shipping information in the packagedimensions section on page 4 of this data sheet.


1

14

http://onsemi.com

MC74LCX00

http://onsemi.com2

Figure 1. Pinout: 14−Lead (Top View)

1314 12 11 10 9 8

21 3 4 5 6 7

VCC A2 B2 O2 A3 B3 O3

A0 B0 O0 A1 B1 O1 GND

Figure 2. Logic Diagram

3O0

1A0

2B0

6O1

4A1

5B1

11O2

13A2

12B2

8O3

10A3

9B3

PIN NAMES

Pins Function

An, Bn Data Inputs

On Outputs

TRUTH TABLE

Inputs Outputs

An Bn On

L L H

L H H

H L H

H H L

H = High Voltage LevelL = Low Voltage Level

For ICC reasons, DO NOT FLOAT Inputs

MAXIMUM RATINGS

Symbol Parameter Value Condition Unit

VCC DC Supply Voltage −0.5 to +7.0 V

VI DC Input Voltage −0.5 ≤ VI ≤ +7.0 V

VO DC Output Voltage −0.5 ≤ VO ≤ VCC + 0.5 Output in HIGH or LOW State (Note 1) V

IIK DC Input Diode Current −50 VI < GND mA

IOK DC Output Diode Current −50 VO < GND mA

+50 VO > VCC mA

IO DC Output Source/Sink Current ±50 mA

ICC DC Supply Current Per Supply Pin ±100 mA

IGND DC Ground Current Per Ground Pin ±100 mA

TSTG Storage Temperature Range −65 to +150 °C

Maximum ratings are those values beyond which device damage can occur. Maximum ratings applied to the device are individual stress limitvalues (not normal operating conditions) and are not valid simultaneously. If these limits are exceeded, device functional operation is not implied,damage may occur and reliability may be affected.1. IO absolute maximum rating must be observed.

MC74LCX00

http://onsemi.com3

RECOMMENDED OPERATING CONDITIONS

Symbol Parameter Min Type Max Unit

VCC Supply Voltage OperatingData Retention Only

2.01.5

2.5, 3.32.5, 3.3

3.63.6

V

VI Input Voltage 0 5.5 V

VO Output Voltage (HIGH or LOW State)(3−State)

0 VCC V

IOH HIGH Level Output Current VCC = 3.0 V − 3.6 VVCC = 2.7 V − 3.0 VVCC = 2.3 V − 2.7 V

−24−12−8

mA

IOL LOW Level Output Current VCC = 3.0 V − 3.6 VVCC = 2.7 V − 3.0 VVCC = 2.3 V − 2.7 V

+24+12+8

mA

TA Operating Free−Air Temperature −40 +85 °C

t/V Input Transition Rise or Fall Rate, VIN from 0.8 V to 2.0 V, VCC = 3.0 V 0 10 ns/V

DC ELECTRICAL CHARACTERISTICS

TA = −40°C to +85°C

Symbol Characteristic Condition Min Max Unit

VIH HIGH Level Input Voltage (Note 2) 2.3 V ≤ VCC ≤ 2.7 V 1.7 V

2.7 V ≤ VCC ≤ 3.6 V 2.0

VIL LOW Level Input Voltage (Note 2) 2.3 V ≤ VCC ≤ 2.7 V 0.7 V

2.7 V ≤ VCC ≤ 3.6 V 0.8

VOH HIGH Level Output Voltage 2.3 V ≤ VCC ≤ 3.6 V; IOH = −100 A VCC − 0.2 V

VCC = 2.3 V; IOH = −8 mA 1.8

VCC = 2.7 V; IOH = −12 mA 2.2

VCC = 3.0 V; IOH = −18 mA 2.4

VCC = 3.0 V; IOH = −24 mA 2.2

VOL LOW Level Output Voltage 2.3 V ≤ VCC ≤ 3.6 V; IOL = 100 A 0.2 V

VCC = 2.3 V; IOL = 8 mA 0.6

VCC = 2.7 V; IOL = 12 mA 0.4

VCC = 3.0 V; IOL = 16 mA 0.4

VCC = 3.0 V; IOL = 24 mA 0.55

II Input Leakage Current 2.3 V ≤ VCC ≤ 3.6 V; 0 V ≤ VI ≤ 5.5 V ±5 A

ICC Quiescent Supply Current 2.3 ≤ VCC ≤ 3.6 V; VI = GND or VCC 10 A

2.3 ≤ VCC ≤ 3.6 V; 3.6 ≤ VI or VO ≤ 5.5 V ±10

ICC Increase in ICC per Input 2.3 ≤ VCC ≤ 3.6 V; VIH = VCC − 0.6 V 500 A

2. These values of VI are used to test DC electrical characteristics only.

MC74LCX00

http://onsemi.com4

AC CHARACTERISTICS tR = tF = 2.5 ns; RL = 500

Limits

TA = −40°C to +85°C

VCC = 3.3 V ± 0.3 V VCC = 2.7 V VCC = 2.5 V ± 0.2 V

CL = 50 pF CL = 50 pF CL = 30 pF

Symbol Parameter Waveform Min Max Min Max Min Max Unit

tPLH Propagation Delay Time 1 1.5 5.5 1.5 6.2 1.5 6.6 ns

tPHL Input−to−Output 1.5 5.5 1.5 6.2 1.5 6.6

tOSHL Output−to−Output Skew 1.0 ns

tOSLH (Note 3) 1.0

3. Skew is defined as the absolute value of the difference between the actual propagation delay for any two separate outputs of the same device.The specification applies to any outputs switching in the same direction, either HIGH−to−LOW (tOSHL) or LOW−to−HIGH (tOSLH); parameterguaranteed by design.

DYNAMIC SWITCHING CHARACTERISTICS

TA = +25°C

Symbol Characteristic Condition Min Typ Max Unit

VOLP Dynamic LOW Peak Voltage VCC = 3.3 V, CL = 50 pF, VIH = 3.3 V, VIL = 0 V 0.8 V

(Note 4) VCC = 2.5 V, CL = 30 pF, VIH = 2.5 V, VIL = 0 V 0.6 V

VOLV Dynamic LOW Valley Voltage VCC = 3.3 V, CL = 50 pF, VIH = 3.3 V, VIL = 0 V −0.8 V

(Note 4) VCC = 2.5 V, CL = 30 pF, VIH = 2.5 V, VIL = 0 V −0.6 V

4. Number of outputs defined as “n”. Measured with “n−1” outputs switching from HIGH−to−LOW or LOW−to−HIGH. The remaining output ismeasured in the LOW state.

CAPACITIVE CHARACTERISTICS

Symbol Parameter Condition Typical Unit

CIN Input Capacitance VCC = 3.3 V, VI = 0 V or VCC 7 pF

COUT Output Capacitance VCC = 3.3 V, VI = 0 V or VCC 8 pF

CPD Power Dissipation Capacitance 10 MHz, VCC = 3.3 V, VI = 0 V or VCC 25 pF


Device Package Shipping †

MC74LCX00D SOIC−14 55 Units / Rail

MC74LCX00DR2 SOIC−14 2500 Tape & Reel

MC74LCX00DR2G SOIC−14(Pb−Free)

2500 Tape & Reel

MC74LCX00DT TSSOP−14* 96 Units / Rail

MC74LCX00DTR2 TSSOP−14* 2500 Tape & Reel

MC74LCX00MEL SOEIAJ−14 2000 Tape & Reel

†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel PackagingSpecifications Brochure, BRD8011/D.

*This package is inherently Pb−Free.

MC74LCX00

http://onsemi.com5

WAVEFORM 1 − PROPAGATION DELAYStR = tF = 2.5 ns, 10% to 90%; f = 1 MHz; tW = 500 ns

Vcc

0 V

VOH

VOL

An, Bn

On

tPLHtPHL

Vmi

Vmo

Vmi

Vmo

Vcc

Symbol 3.3 V + 0.3 V 2.7 V 2.5 V + 0.2 V

Vmi 1.5 V 1.5 V Vcc/2

Vmo 1.5 V 1.5 V Vcc/2

Figure 3. AC Waveforms

PULSEGENERATOR

RT

DUT

VCC

RLCL

CL = 50 pF at VCC = 3.3 + 0.3 V or equivalent (includes jig and probe capacitance)CL = 30 pF at VCC = 2.5 + 0.2 V or equivalent (includes jig and probe capacitance)RL = R1 = 500 or equivalentRT = ZOUT of pulse generator (typically 50 )

Figure 4. Test Circuit

MC74LCX00

http://onsemi.com6

PACKAGE DIMENSIONS

SOIC−14D SUFFIX

CASE 751A−03ISSUE G

TSSOP−14DT SUFFIX

CASE 948G−01ISSUE O

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 4.90 5.10 0.193 0.200

B 4.30 4.50 0.169 0.177

C −−− 1.20 −−− 0.047

D 0.05 0.15 0.002 0.006

F 0.50 0.75 0.020 0.030

G 0.65 BSC 0.026 BSC

H 0.50 0.60 0.020 0.024

J 0.09 0.20 0.004 0.008

J1 0.09 0.16 0.004 0.006

K 0.19 0.30 0.007 0.012

K1 0.19 0.25 0.007 0.010

L 6.40 BSC 0.252 BSC

M 0 8 0 8


Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSION A DOES NOT INCLUDE MOLD FLASH,

PROTRUSIONS OR GATE BURRS. MOLD FLASHOR GATE BURRS SHALL NOT EXCEED 0.15(0.006) PER SIDE.

4. DIMENSION B DOES NOT INCLUDE INTERLEADFLASH OR PROTRUSION. INTERLEAD FLASH ORPROTRUSION SHALL NOT EXCEED0.25 (0.010) PER SIDE.

5. DIMENSION K DOES NOT INCLUDE DAMBARPROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.08 (0.003) TOTAL INEXCESS OF THE K DIMENSION AT MAXIMUMMATERIAL CONDITION.


7. DIMENSION A AND B ARE TO BE DETERMINEDAT DATUM PLANE −W−.

SU0.15 (0.006) T

2X L/2

SUM0.10 (0.004) V ST

L−U−

SEATING

PLANE

0.10 (0.004)

−T−

ÇÇÇÇÇÇSECTION N−N

DETAIL E

J J1

K

K1

ÉÉÉÉÉÉ

DETAIL E

F

M

−W−

0.25 (0.010)814

71

PIN 1IDENT.

HG

A

D

C

B

SU0.15 (0.006) T

−V−

14X REFK

N

N

NOTES:1. DIMENSIONING AND TOLERANCING PER

ANSI Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE

MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)

PER SIDE.5. DIMENSION D DOES NOT INCLUDE

DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.127(0.005) TOTAL IN EXCESS OF THE DDIMENSION AT MAXIMUM MATERIALCONDITION.

−A−

−B−

G

P 7 PL

14 8

71

M0.25 (0.010) B M

SBM0.25 (0.010) A ST

−T−

FR X 45

SEATINGPLANE

D 14 PL K

C

JM


A 8.55 8.75 0.337 0.344B 3.80 4.00 0.150 0.157C 1.35 1.75 0.054 0.068D 0.35 0.49 0.014 0.019F 0.40 1.25 0.016 0.049G 1.27 BSC 0.050 BSCJ 0.19 0.25 0.008 0.009K 0.10 0.25 0.004 0.009M 0 7 0 7 P 5.80 6.20 0.228 0.244R 0.25 0.50 0.010 0.019

MC74LCX00

http://onsemi.com7

PACKAGE DIMENSIONS

SOEIAJ−14M SUFFIX

CASE 965−01ISSUE O

HE

A1

DIM MIN MAX MIN MAX

INCHES

−−− 2.05 −−− 0.081

MILLIMETERS

0.05 0.20 0.002 0.008

0.35 0.50 0.014 0.020

0.18 0.27 0.007 0.011

9.90 10.50 0.390 0.413

5.10 5.45 0.201 0.215

1.27 BSC 0.050 BSC

7.40 8.20 0.291 0.323

0.50 0.85 0.020 0.033

1.10 1.50 0.043 0.059

0

0.70 0.90 0.028 0.035

−−− 1.42 −−− 0.056

A1

HE

Q1

LE

10 0 10

LE

Q1


Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS D AND E DO NOT INCLUDE MOLD

FLASH OR PROTRUSIONS AND ARE MEASUREDAT THE PARTING LINE. MOLD FLASH ORPROTRUSIONS SHALL NOT EXCEED 0.15 (0.006)PER SIDE.


5. THE LEAD WIDTH DIMENSION (b) DOES NOTINCLUDE DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.08 (0.003)TOTAL IN EXCESS OF THE LEAD WIDTHDIMENSION AT MAXIMUM MATERIAL CONDITION.DAMBAR CANNOT BE LOCATED ON THE LOWERRADIUS OR THE FOOT. MINIMUM SPACEBETWEEN PROTRUSIONS AND ADJACENT LEADTO BE 0.46 ( 0.018).

0.13 (0.005) M 0.10 (0.004)

DZ

E

1

14 8

7

e A

b

VIEW P

c

L

DETAIL P

M

A

b

c

D

E

e

L

M

Z

MC74LCX00

http://onsemi.com8

ON Semiconductor and are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further noticeto any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liabilityarising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages.“Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. Alloperating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rightsnor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. ShouldBuyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates,and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or deathassociated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an EqualOpportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.

PUBLICATION ORDERING INFORMATIONN. American Technical Support : 800−282−9855 Toll FreeUSA/Canada

Japan : ON Semiconductor, Japan Customer Focus Center2−9−1 Kamimeguro, Meguro−ku, Tokyo, Japan 153−0051Phone : 81−3−5773−3850

MC74LCX00/D

LITERATURE FULFILLMENT :Literature Distribution Center for ON SemiconductorP.O. Box 61312, Phoenix, Arizona 85082−1312 USAPhone : 480−829−7710 or 800−344−3860 Toll Free USA/CanadaFax: 480−829−7709 or 800−344−3867 Toll Free USA/CanadaEmail : [email protected]

ON Semiconductor Website : http://onsemi.com

Order Literature : http://www.onsemi.com/litorder

For additional information, please contact yourlocal Sales Representative.

Features• Serial Peripheral Interface (SPI) Compatible• Supports SPI Modes 0 (0,0) and 3 (1,1)

– Datasheet describes Mode 0 Operation• 50 MHz Clock Rate• Byte Mode and Page Mode Program (1 to 256 Bytes) Operations• Sector/Block/Page Architecture

– Sixteen 256 byte Pages per Sector– Sixteen 4 Kbyte Sectors per Block– Eight uniform 64 Kbyte Blocks

• Self-timed Sector, Block and Chip Erase• Product Identification Mode with JEDEC Standard• Low-voltage Operation

– 2.7V (VCC = 2.7V to 3.6V)• Hardware and Software Write Protection

– Device protection with Write Protect (WP) Pin– Write Enable and Write Disable Instructions– Software Write Protection:

• Upper 1/64, 1/32, 1/16, 1/8, 1/4, 1/2 or Entire Array• Flexible Op Codes for Maximum Compatibility• Self-timed Program Cycle

– 30 µs/Byte Typical• Single Cycle Reprogramming (Erase and Program) for Status Register• High Reliability

– Endurance: 10,000 Write Cycles Typical• 8-lead JEDEC 150mil SOIC and 8-lead Ultra Thin Small Array Package (SAP)• Die Sales: Waffer Form, Tape and Reel, and Bumped Wafers

DescriptionThe AT25FS040 provides 4,194,304 bits of serial reprogrammable Flash memoryorganized as 524,288 words of 8 bits each. The device is optimized for use in manyindustrial and commercial applications where low-power and low-voltage operationare essential. The AT25FS040 is available in a space-saving 8-lead JEDEC SOIC and8-lead Ultra Thin SAP packages.

Table 0-1. Pin Configuration

Pin Name Function

CS Chip Select

SCK Serial Data Clock

SI Serial Data Input

SO Serial Data Output

GND Ground

VCC Power Supply

WP Write Protect

HOLDSuspends Serial Input

High Speed Small Sectored SPI Flash Memory4M (524,288 x 8)

AT25FS040

5107E–SFLSH–8/07

8-lead JEDEC SOIC

1234

8765

CSSOWP

GND

VCCHOLDSCKSI

8-lead SAP

1234

8765

VCCHOLD

SCKSI

CSSOWPGND

___

________

Bottom View

25107E–SFLSH–8/07

AT25FS040

The AT25FS040 is enabled through the Chip Select pin (CS) and accessed via a 3-wire inter-face consisting of Serial Data Input (SI), Serial Data Output (SO), and Serial Clock (SCK). Allwrite cycles are completely self-timed.

BLOCK WRITE protection for upper 1/64, 1/32, 1/16, 1/8, 1/4, 1/2 or the entire memory array isenabled by programming the status register. Separate write enable and write disable instruc-tions are provided for additional data protection. Hardware data protection is provided via theWP pin to protect against inadvertent write attempts to the status register. The HOLD pin may beused to suspend any serial communication without resetting the serial sequence.

Figure 1-1. Block Diagram

1. Absolute Maximum Ratings*Operating Temperature....................................–40°C to +85°C *NOTICE: Stresses beyond those listed under “Absolute

Maximum Ratings” may cause permanent dam-age to the device. This is a stress rating only and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.

Storage Temperature .....................................–65°C to +150°C

Voltage on Any Pinwith Respect to Ground ....................................–1.0V to +5.0V

Maximum Operating Voltage ............................................ 4.2V

DC Output Current........................................................ 5.0 mA

524,288 x 8

35107E–SFLSH–8/07

AT25FS040

Note: 1. This parameter is characterized and is not 100% tested.

Note: 1. VIL and VIH max are reference only and are not tested.

Table 1-1. Pin Capacitance(1)

Applicable over recommended operating range from TA = 25°C, f = 1.0 MHz, VCC = +3.6V (unless otherwise noted)

Symbol Test Conditions Max Units Conditions

COUT Output Capacitance (SO) 8 pF VOUT = 0V

CIN Input Capacitance (CS, SCK, SI, WP, HOLD) 6 pF VIN = 0V

Table 1-2. DC Characteristics (Preliminary – Subject to Change)Applicable over recommended operating range from: TAI = –40°C to +85°C, VCC = +2.7V to +3.6V, TAC = 0°C to +70°C, VCC = +2.7V to +3.6V (unless otherwise noted)

Symbol Parameter Test Condition Min Typ Max Units

VCC Supply Voltage 2.7 3.6 V

ICC1 Supply Current VCC = 3.6V at 20 MHz, SO = Open Read 10.0 17.0 mA

ICC2 Supply Current VCC = 3.6V at 20 MHz, SO = Open Write 15.0 45.0 mA

ISB Standby Current VCC = 2.7V, CS = VCC 2.0 10.0 µA

IIL Input Leakage VIN = 0V to VCC -3.0 3.0 µA

IOL Output Leakage VIN = 0V to VCC, TAC = 0°C to 70°C -3.0 3.0 µA

VIL(1) Input Low Voltage -0.6 VCC x 0.3 V

VIH(1) Input High Voltage VCC x 0.7 VCC + 0.5 V

VOL Output Low Voltage2.7V ≤ VCC ≤ 3.6V

IOL = 0.15 mA 0.2 V

VOH Output High Voltage IOH = -100 µA VCC - 0.2 V

45107E–SFLSH–8/07

AT25FS040

Notes: 1. The programming time for n bytes will be equal to n x tBPC.

2. This parameter is characterized at 3.0V.

3. One write cycle consists of erasing a sector, followed by programming the same sector.

Table 1-3. AC Characteristics (Preliminary – Subject to Change)Applicable over recommended operating range from TA = –40°C to +85°C, VCC = +2.7V to +3.6VCL = 1 TTL Gate and 30 pF (unless otherwise noted)

Symbol Parameter Min Typ Max Units

fSCK SCK Clock Frequency 0 50 MHz

tRI Input Rise Time 5 ns

tFI Input Fall Time 5 ns

tWH SCK High Time 9 ns

tWL SCK Low Time 9 ns

tCS CS High Time 100 ns

tCSS CS Setup Time 5 ns

tCSH CS Hold Time 5 ns

tSU Data In Setup Time 5 ns

tH Data In Hold Time 5 ns

tHD Hold Setup Time 5 ns

tCD Hold Hold Time 5 ns

tV Output Valid 9 ns

tHO Output Hold Time 0 ns

tLZ Hold to Output Low Z 9 ns

tHZ Hold to Output High Z 9 ns

tDIS Output Disable Time 9 ns

tSE Sector Erase Time 50 200 ms

tBE Block Erase Time 200 500 ms

tCE Chip Erase Time 1.6 4 s

tSR Status Register Write Cycle Time 60 ms

tBPC Byte Program Cycle Time(1) 30 50 µs

Endurance(2) 10K Write Cycles(3)

55107E–SFLSH–8/07

AT25FS040

2. Serial Interface DescriptionMASTER: The device that generates the serial clock.

SLAVE: Because the Serial Clock pin (SCK) is always an input, the AT25FS040 always oper-ates as a slave.

TRANSMITTER/RECEIVER: The AT25FS040 has separate pins designated for data transmis-sion (SO) and reception (SI).

MSB: The Most Significant Bit (MSB) is the first bit transmitted and received.

SERIAL OP-CODE: After the device is selected with CS going low, the first byte will bereceived. This byte contains the op-code that defines the operations to be performed.

INVALID OP-CODE: If an invalid op-code is received, no data will be shifted into theAT25FS040, and the serial output pin (SO) will remain in a high impedance state until the fallingedge of CS is detected again. This will reinitialize the serial communication.

CHIP SELECT: The AT25FS040 is selected when the CS pin is low. When the device is notselected, data will not be accepted via the SI pin, and the serial output pin (SO) will remain in ahigh impedance state.

HOLD: The HOLD pin is used in conjunction with the CS pin to select the AT25FS040. Whenthe device is selected and a serial sequence is underway, HOLD can be used to pause the serialcommunication with the master device without resetting the serial sequence. To pause, theHOLD pin must be brought low while the SCK pin is low. To resume serial communication, theHOLD pin is brought high while the SCK pin is low (SCK may still toggle during HOLD). Inputs tothe SI pin will be ignored while the SO pin is in the high impedance state.

WRITE PROTECT: The AT25FS040 has a write lockout feature that can be activated by assert-ing the write protect pin (WP). When the lockout feature is activated, locked-out sectors will beREAD only. The write protect pin will allow normal read/write operations when held high. Whenthe WP is brought low and WPEN bit is “1”, all write operations to the status register are inhib-ited. WP going low while CS is still low will interrupt a write to the status register. If the internalstatus register write cycle has already been initiated, WP going low will have no effect on anywrite operation to the status register. The WP pin function is blocked when the WPEN bit in thestatus register is “0”. This will allow the user to install the AT25FS040 in a system with the WPpin tied to ground and still be able to write to the status register. All WP pin functions are enabledwhen the WPEN bit is set to “1”.

65107E–SFLSH–8/07

AT25FS040

3. Operating Features

3.1 Recommended Power-upWhen the power supply is turned on, the Vcc to the device rises monotonically from ground tothe full operating Vcc. During this time, the Chip Select (CS) signal is not allowed to float andmust follow Vcc. For this reason, it is recommended to use a suitable pull-up resistor connectedbetween CS and Vcc. The device is ready for communication once a stable Vcc is reachedwithin the specified operating voltage range.

3.2 Recommended Power-downThe device must be deselected and in standby and write disabled mode prior to Vcc power downsequence. This means there should be no write operation/internal write cycle or read operationin progress during power down. The Vcc decay should be monotonic from Vcc to ground and theChip Select (CS) line must be allowed to follow Vcc during power down. After power down, it isrecommended Vcc should be held at ground level for at least 0.5 seconds before power upagain.

3.3 Power On Reset ProtectionIn order to prevent data corruption and inadvertent write operations during device power-up andpower down, a Power On Reset (POR) circuit is enabled. At Power-up (continuous rise of Vccfrom 0v), the device will not respond to any instruction and will be held in reset (which puts thedevice in standby mode) until the Vcc has reached the Power On Reset threshold voltage. Thisthreshold is lower than the minimum specified Vcc operating voltage.

At power down (continuous fall of Vcc), when Vcc drops from the operating voltage below thePOR threshold, all operations are disabled and the device will not respond to any command. Astable and valid Vcc must be applied before executing any communication. Please note: ThePOR threshold trip point is ~1.8V for Serial Flash products and is ensured by design to have areset during power-up and power down and is not 100% tested.

75107E–SFLSH–8/07

AT25FS040

Figure 3-1. SPI Serial Interface

MASTER:MICROCONTROLLER

SLAVE:AT25FS040

DATA OUT (MOSI)

DATA IN (MISO)

SERIAL CLOCK (SPI CK)

SS0

SS1

SS2

SS3

SI

SO

SCK

CS

SI

SO

SCK

CS

SI

SO

SCK

CS

SI

SO

SCK

CS

85107E–SFLSH–8/07

AT25FS040

4. Functional DescriptionThe AT25FS040 is designed to interface directly with the synchronous serial peripheral interface(SPI) of the 6800 type series of microcontrollers.

The AT25FS040 utilizes an 8-bit instruction register. The list of instructions and their operationcodes are contained in Table 4-1. All instructions, addresses, and data are transferred with theMSB first and start with a high-to-low transition.

Write is defined as program and/or erase in this specification. The following commands, PRO-GRAM, SECTOR ERASE, BLOCK ERASE, CHIP ERASE, and WRSR are write instructions forAT25FS040.

Note: 1. Either one of the OP CODES will execute the instruction.

WRITE ENABLE (WREN): The device will power up in the write disable state when VCC isapplied. All write instructions must therefore be preceded by the WREN instruction.

WRITE DISABLE (WRDI): To protect the device against inadvertent writes, the WRDI instruc-tion disables all write commands. The WRDI instruction is independent of the status of the WPpin.

READ STATUS REGISTER (RDSR): The RDSR instruction provides access to the status regis-ter. The READY/BUSY and write enable status of the device can be determined by the RDSRinstruction. Similarly, the Block Write Protection bits indicate the extent of protection employed.

Table 4-1. Instruction Set for the AT25FS040

Instruction Name One Byte OpCode Operation

Binary Hex

WREN 0000 X110 06 Set Write Enable Latch

WRDI 0000 X100 04 Reset Write Enable Latch

RDSR 0000 X101 05 Read Status Register

WRSR 0000 X001 01 Write Status Register

READ 0000 0011 03 Read Data from Memory Array

FAST READ 0000 1011 0BRead Data from Memory Array (with dummy cycles)

PROGRAM 0000 X010 02 Program Data Into Memory Array

SECTOR ERASE (1)

0010 0000 20 Erase One 4kbyte Sector in Memory Array

1101 0111 D7

BLOCK ERASE(1)

0101 0010 52 Erase One 64kbyte Block in Memory Array

1101 1000 D8

CHIP ERASE(1)

0110 0000 60 Erase All Memory Array

1100 0111 C7

RDID(1)

1001 1111 9F Read Manufacturer and Product ID

1010 1011 AB

95107E–SFLSH–8/07

AT25FS040

These bits are set by using the WRSR instruction. During internal write cycles, all other com-mands will be ignored except the RDSR instruction.

READ PRODUCT ID (RDID): The RDID instruction allows the user to read the manufacturer IDbyte followed by two device ID bytes. The manufacturer ID is assigned by JEDEC and is 1Fh forAtmel (see Table 4-4). The first device ID byte indicates the memory type (66h=AT25FS040) fol-lowed by the device memory capacity byte (04h). For maximum compatibility and flexibility, twoRDID opcodes (9Fh and ABh) are supported and will perform the same operation.

The device is first selected by driving Chip Select (CS) low then the RDID opcode is shifted in onSerial In (SI) during rising edge of clock. The 24-bit Manufacturer and Device IdentificationCodes stored in memory are clocked out on Serial Output (SO) starting on the falling edge ofclock (see Figure 5-13). If CS stays low after the last bit of second device ID byte is shifted out,the manufacturer ID and 2 byte device ID will continue to be clocked out until CS goes high. TheRDID sequence is terminated any time CS is driven high and the device will go into standbymode.

WRITE STATUS REGISTER (WRSR): The WRSR instruction allows the user to select one ofeight levels of protection for the AT25FS040. The AT25FS040 is divided into eight blocks wherethe top 1/64, 1/32, 1/16, 1/8, top quarter (1/4), top half (1/2), or all of the memory blocks can beprotected (locked out) from write. Any of the locked-out blocks will therefore be READ only. Thelocked-out sector/block and the corresponding status register control bits are shown in Table 4-5on page 10.

Table 4-2. Status Register Format

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

WPEN BP4 BP3 BP2 BP1 BP0 WEN RDY

Table 4-3. Read Status Register Bit Definition

Bit Definition

Bit 0 (RDY)Bit 0 = 0 (RDY) indicates the device is READY. Bit 0 = 1 indicates the write cycle is in progress.

Bit 1 (WEN)Bit 1 = 0 indicates the device is not WRITE ENABLED. Bit 1 = 1 indicates the device is WRITE ENABLED.

Bit 2 (BP0) See Table 4-5.





Bit 7 (WPEN) See Table 4-6.

Bits 0-7 are 1s during an internal write cycle.

Table 4-4. Read Product ID (RDID)

Manufacturer ID Device ID

Memory Type Memory Capacity

1Fh 66h 04h

105107E–SFLSH–8/07

AT25FS040

The six bits, BP0, BP1, BP2, BP3, BP4 and WPEN, are nonvolatile cells that have the sameproperties and functions as the regular memory cells.

Note: 1. x = don’t care

The WRSR instruction also allows the user to enable or disable the Write Protect (WP) pinthrough the use of the Write Protect Enable (WPEN) bit. Hardware write protection is enabledwhen the WP pin is low and the WPEN bit is “1”. Hardware write protection is disabled wheneither the WP pin is high or the WPEN bit is “0.” When the device is hardware write protected,writes to the Status Register, including the Block Protect bits and the WPEN bit, and the locked-out sectors in the memory array are disabled. Write is only allowed to sectors of the memorywhich are not locked out. The WRSR instruction is self-timed to automatically erase and pro-gram BP0, BP1, BP2, BP3, BP4 and WPEN bits. In order to write the status register, twoseparate instructions must be executed. First, the device must be write enabled via the WRENinstruction. Then, CS must be low and the WRSR instruction and data for the six bits areentered. The WRSR write cycle will begin once CS goes high. During the internal write cycle, allinstructions will be ignored except RDSR instructions. The AT25FS040 will automatically returnto write disable state at the completion of the WRSR cycle. The status register is factory pro-grammed to all 0’s.

Note: When the WPEN bit is hardware write protected, it cannot be changed back to “0”, as long as the WP pin is held low.

Table 4-5. Sector/Block Write Protect Bits

Level Status Register Bits AT25FS040

BP4 BP3 BP2 BP1 BP0 Array Address

locked OutLocked-out Blocks

0(none) 0 0 0 0 0 None None

1(1/64) 0 1 0 0 0 07E000H - 07FFFFH Sector 15-16 of Block 8

2(1/32) 1 0 0 0 0 07C000H - 07FFFFH Sector 13-16 of Block 8

3(1/16) 1 1 0 0 0 078000H - 07FFFFH Sector 9-16 of Block 8

4(1/8) x x 0 0 1 070000H - 07FFFFH All sectors of Block 8

5(1/4) x x 0 1 0 060000H - 07FFFFH All Sectors of Block 7,8

6(1/2) x x 0 1 1 040000H - 07FFFFH All Sectors of Block 5,6,7,8

7(ALL) x x 1 x x 000000H - 07FFFFH All Sectors of All Blocks (1-8)

Table 4-6. WPEN Operation

WPEN WP WEN ProtectedBlocks UnprotectedBlocks Status Register

0 X 0 Protected Protected Protected

0 X 1 Protected Writable Writable

1 Low 0 Protected Protected Protected

1 Low 1 Protected Writable Protected

X High 0 Protected Protected Protected

X High 1 Protected Writable Writable

115107E–SFLSH–8/07

AT25FS040

READ (READ): The READ instruction sequence reads the memory array up to the maximumspeed of 50MHz. Reading the AT25FS040 via the SO (Serial Output) pin requires the followingsequence. After the CS line is pulled low to select the device, the READ instruction is clocked inon the SI line, followed by the byte address to be read. Upon completion, any data on the SI linewill be ignored. The data (D7-D0) at the specified address is then shifted out onto the SO line(see Figure 5-6). If only one byte is to be read, the CS line should be driven high after the leastsignificant data bit. To continue read operation and sequentially read subsequent byteaddresses from the device by simply keeping CS low and provide a clock signal. The deviceincorporates an internal address counter that automatically increments to the next byte addressduring sequential read operation. The READ instruction can be continued since the byteaddress is automatically incremented and data will continue to be shifted out of the AT25FS040until the highest byte address is reached. When the last bit of the memory has been read, thedevice will continue reading back at the beginning of the array (000000h) without delay. Thedata is always output from the device with the most significant bit (MSB) of a byte first. TheREAD sequence is terminated any time CS is driven high and the device will go into standbymode.

FAST READ (FAST READ): The FAST READ instruction sequence reads the memory array upto the maximum speed of 50MHz (same as standard READ sequence). The FAST READ is analternate command for the READ and allows for FAST READ instruction compatibility support.The difference between the two is FAST READ requires a “dummy byte” and READ does not.Reading the AT25FS040 via the SO (Serial Output) pin requires the following sequence. Afterthe CS line is pulled low to select the device, the FAST READ instruction is clocked in on the SIline, followed by the byte address to be read and the dummy byte (the SO line output will be highZ state). Upon completion, any data on the SI line will be ignored. The data (D7-D0) at the spec-ified address is then shifted out onto the SO line (see Figure 5-7). If only one byte is to be read,the CS line should be driven high after the least significant data bit. To continue read operationand sequentially read subsequent byte addresses from the device by simply keeping CS lowand provide a clock signal. The device incorporates an internal address counter that automati-cally increments to the next byte address during sequential read operation. The FAST READinstruction can be continued since the byte address is automatically incremented and data willcontinue to be shifted out of the AT25FS040 until the highest address is reached. When the lastbit of the memory has been read, the device will continue reading back at the beginning of thearray (000000h) without delay. The data is always output from the device with the most signifi-cant bit (MSB) of a byte first. The FAST READ sequence is terminated any time CS is drivenhigh and the device will go into standby mode.

PROGRAM (PROGRAM): The PROGRAM instruction allows up to 256 data bytes to be writtento each page in the memory in one-operation changing data bits from a logic 1 to 0 state. TheAT25FS040 memory array contains 524,288 programmable data bytes internally organized into256 bytes per page with a total of 2048 pages in the memory.

In order to program the AT25FS040, two separate instructions must be executed. First, thedevice must be write enabled via the WREN instruction. Then the PROGRAM instruction can beexecuted and requires the following sequence. After the CS line is pulled low to select thedevice, the PROGRAM instruction is clocked in via the SI line followed by the byte address (seeFigure 5-8) and the data byte(s) to be programmed. Programming will start after CS pin isbrought high. Please note: The low to high transition of the CS pin must occur during the SCKlow time immediately after clocking in the D0 (LSB) data bit to initiate programming cycle. Also, aWREN instruction must precede each and every PROGRAM instruction. The Ready/Busy statusof the device can be determined by initiating a RDSR instruction. If bit 0=1, the program cycle is

125107E–SFLSH–8/07

AT25FS040

still in progress. If Bit 0=0, the programming cycle has ended. Only the RDSR instruction isenabled during the programming cycle and all other opcode instructions are ignored until pro-gramming cycle has completed.

A single PROGRAM instruction programs 1 to 256 consecutive bytes within a page if it is notwrite protected. The starting byte address can be anywhere within the page. When the end ofthe page is reached, the address will wrap around to the beginning of the same page. If the datato be programmed is less than a full page, the data of all other bytes on the same page willremain unchanged meaning that the unwritten address locations within the page will not bechanged. If more than 256 bytes of data are provided, the address counter will roll over on thesame page and the previous data provided will be replaced. The same byte cannot be repro-grammed without erasing the whole sector or block first. The AT25FS040 will automaticallyreturn to the write disable state at the completion of the programming cycle.

Note: If the device is not write enabled (WREN), the device will ignore the Write instruction and will return to the standby state when CS is brought high. A new CS falling edge is required to re-ini-tiate the serial communication.

ERASE OPERATION: The AT25FS040 memory array is internally organized into uniform4K byte sectors or uniform 64K byte uniform blocks (see Table 4-8). Before data can bereprogrammed, the sector or block that contains the data must be erased first. In order toerase the AT25FS040, there are three flexible erase instructions that can be executed asfollows: SECTOR ERASE, BLOCK ERASE and CHIP ERASE instructions. A SECTORERASE instruction allows erasing any individual 4K sector without changing data in restof memory. The BLOCK ERASE instruction allows erasing any individual block and CHIPERASE allows erasing the entire memory array.

SECTOR ERASE (SECTOR ERASE): The SECTOR ERASE instruction sets all 4K bytes in theselected sector to logic 1 or erased state. In order to sector erase the AT25FS040, two separateinstructions must be executed. First, the device must be write enabled via the WREN instruction.Then the SECTOR ERASE instruction can be executed and will erase every byte in the selectedsector if the sector is not locked out. The sector address is automatically determined if anyaddress within the sector is selected (see Figure 5-10). The SECTOR ERASE instruction isinternally controlled and self timed to completion. During this time, all commands will be ignoredexcept RDSR instruction. The progress or completion of the erase operation can be determinedby reading ready/busy bit (bit 0) through RDSR instruction. If Bit 0=1, sector erase cycle is inprogress. If Bit 0=0, the erase operation has been completed. The AT25FS040 will automaticallyreturn to the write disable state at the completion of the SECTOR ERASE cycle.

Table 4-7. Address Key

Address AT25FS040

AN A18 - A0

Don’t Care Bits A23 - A19

135107E–SFLSH–8/07

AT25FS040

Table 4-8. Sector and Block Address

Block 8

1/8

1/16

1/32

1/64

Sector 1607FFFFH

07F000H

Sector 1507EFFFH

07E000H

Sector 1407DFFFH

07D000H

Sector 1307CFFFH

07C000H

Sector 1207BFFFH

07B000H

Sector 1107AFFFH

07A000H

Sector 10079FFFH

079000H

Sector 9078FFFH

078000H

Sector 8077FFFH

077000H

Sector 7076FFFH

076000H

Sector 6075FFFH

075000H

Sector 5074FFFH

074000H

Sector 4073FFFH

073000H

Sector 3072FFFH

072000H

Sector 2071FFFH

071000H

Sector 1070FFFH

070000H

Block 706FFFFH

060000H

Block 605FFFFH

050000H

145107E–SFLSH–8/07

AT25FS040

BLOCK ERASE (BLOCK ERASE): The BLOCK ERASE instruction sets all 64K bytes in theselected block to logic 1 or erased state. In order to block erase the AT25FS040, two sep-arate instructions must be executed. First, the device must be write enabled via theWREN instruction. Then the BLOCK ERASE instruction can be executed and will eraseevery byte in the selected block if the block is not locked out. The block address is auto-matically determined if any address within the block is selected (see Figure 5-11). TheBLOCK ERASE instruction is internally controlled and self timed to completion. Duringthis time, all commands will be ignored except RDSR instruction. The progress or com-pletion of the erase operation can be determined by reading ready/busy bit (bit 0) throughRDSR instruction. If Bit 0=1, block erase cycle is in progress. If Bit0=0, the erase opera-tion has been completed. The AT25FS040 will automatically return to the write disablestate at the completion of the BLOCK ERASE cycle.

CHIP ERASE (CHIP ERASE): As an alternative to the SECTOR ERASE/BLOCK ERASE, theCHIP ERASE instruction will erase every byte in all sectors that are not locked out. First, thedevice must be write enabled via the WREN instruction. Then the CHIP ERASE instruction canbe executed. The CHIP ERASE instruction is internally controlled; it will automatically be timedto completion. The CHIP ERASE cycle time typically is 4 seconds. During the internal erasecycle, all instructions will be ignored except RDSR. The AT25FS040 will automatically return tothe write disable state at the completion of the CHIP ERASE cycle.

Block 504FFFFH

040000H

Block 403FFFFH

030000H

Block 302FFFFH

020000H

Block 201FFFFH

010000H

Block 100FFFFH

000000H

Table 4-8. Sector and Block Address (Continued)

155107E–SFLSH–8/07

AT25FS040

5. Timing Diagrams (for SPI Mode 0 (0, 0))

Figure 5-1. Synchronous Data Timing

Figure 5-2. WREN Timing

Figure 5-3. WRDI Timing

VOH

VOL

HI-Z HI-Z

tV

VALID IN

VIH

VIL

tHtSU

tDIS

VIH

VIL

tWH

tCSH

VIH

VIL

t CSS

tCS

tWL

tHO

CS

SCK

SI

SO

HI-Z

WREN OP-CODE

0 1 2 3 4 5 6 7

CS

SCK

SI

SO

CS

SCK

SI

SO

WRDI OP-CODE

HI-Z

0 1 2 3 4 5 6 7

165107E–SFLSH–8/07

AT25FS040

Figure 5-4. RDSR Timing

Figure 5-5. WRSR Timing

Figure 5-6. READ Timing

CS

SCK

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

SI

SO7 6 5 4 3 2 1 0

MSB

RDSR OP-CODE

HIGH IMPEDANCEDATA OUT

HIGH IMPEDANCE

DATA IN

WRSR OP-CODE 7 6 5 4 3 2 1 0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

CS

SCK

SI

SO

CS

SI

SCK

HIGH IMPEDANCE

ADDRESS BITS A23 - A0

0 1 2 3 4

D

5

D

6

D

7

D

8 9 10 11 12

... A A

D D

A

29 30 31 32 33 34 35 36 37 38 39 40

SO

...

AA11 A A A A00 0 0 0 0

MSB MSB

MSB MSB

OPCODE

D DD D

175107E–SFLSH–8/07

AT25FS040

Figure 5-7. FAST READ Timing

Figure 5-8. PROGRAM Timing

Figure 5-9. HOLD Timing

CS

SI

SCK

HIGH IMPEDANCE

ADDRESS BITS A23 - A0 DON’T CARE

0 1 2 3 4

D

5

D

6

D

7

D

8 9 10 11 12

... A A

D D

A

29 30 31 32 33 34 35 36 37 38 39 40

SO

41 42 43 44 45 46 47 48...

AA11 A A A A00 0 0 0 0 XXXX X X X X

MSB MSB MSB

MSB MSB

OPCODE

D DD D

DATA BYTE 1

CS

SCK

SI

SO

3-BYTE ADDRESS1st BYTE DATA-IN 256th BYTE DATA-IN

HIGH IMPEDANCE

0 1 2 3 4 5 6 7 8 9 10 11 28

23 22 21 3 1 0 6 5 4 3 2 1 072

29 30 31 32 33 34 2075

2076

2078

2077

2079

PROGRAM OP-CODE

tCD

tHD

tHZ

tLZ

tCD

tHD

CS

SCK

HOLD

SO

185107E–SFLSH–8/07

AT25FS040

Figure 5-10. SECTOR ERASE Timing

Figure 5-11. BLOCK ERASE Timing

Figure 5-12. CHIP ERASE Timing

CS

SCK

SI

SO

0 1 2 3 4 5 6 7 8 9 10 11 28 29 30 31

3-BYTE ADDRESS

HIGH IMPEDANCE

23 22 21 3 2 1 0SECTOR ERASE OP-CODE

BLOCK ERASE OP-CODE

CS

SCK

SI

SO

0 1 2 3 4 5 6 7 8 9 10 11 28 29 30 31

3-BYTE ADDRESS

HIGH IMPEDANCE

23 22 21 3 2 1 0

CHIP ERASE OP-CODE

HIGH IMPEDANCE

0 1 2 3 4 5 6 7

CS

SCK

SI

SO

195107E–SFLSH–8/07

AT25FS040

Figure 5-13. RDID Timing

12 13 14 15 16 17 18 31

CS

SCK

SI

SO

0 1 2 3 4 5 6 7 8 9 10 11

HIGH IMPEDANCE

28 29 30

DATA OUT

15 14 3 2 1 0

66 04

Manufacturer Code (Atmel = 1F)

RDID OP-CODE

205107E–SFLSH–8/07

AT25FS040

Notes: 1. “-B” denotes bulk.

2. “-T” denotes tape and reel, SOIC = 4K per reel and SAP = 3K per reel.

Ordering InformationOrdering Code Volltage Package Operation Range

AT25FS040N-SH27-B(1) 2.7 8S1 Lead-Free/Halogen-Free/NiPdAu Lead Finish

Industrial Temperature

(–40°C to 85°C)

AT25FS040N-SH27-T(2) 2.7 8S1

AT25FS040Y7-YH27-T(2) 2.7 8Y7

Package Type

8S1 8-lead, 0.150” Wide, Plastic Gull Wing Small outline (JEDEC SOIC)

8Y7 8-lead, 6.00 mm x 4.90 mm Body, Ultra Thin, Dual Footprint, Non-leaded, Small Array Package (SAP)

Options

–2.7 Low Voltage (2.7V to 3.6V)

215107E–SFLSH–8/07

AT25FS040

6. Part Marking Scheme

6.1 8-SOIC

6.2 8-Ultra Thin SAP

TOP MARK Seal Year Y = SEAL YEAR WW = SEAL WEEK | Seal Week 6: 2006 0: 2010 02 = Week 2

| | | 7: 2007 1: 2011 04 = Week 4 |---|---|---|---|---|---|---|---| 8: 2008 2: 2012 :: : :::: : A T M L H Y W W 9: 2009 3: 2013 :: : :::: ::

|---|---|---|---|---|---|---|---| 50 = Week 50

S 4 3 52 = Week 52

|---|---|---|---|---|---|---|---| * Lot Number Lot Number to Use ALL Characters in Marking |---|---|---|---|---|---|---|---| | BOTTOM MARK Pin 1 Indicator (Dot) No Bottom Mark

TOP MARK Seal Year | Seal Week Y = SEAL YEAR WW = SEAL WEEK | | | 6: 2006 0: 2010 02 = Week 2

|---|---|---|---|---|---|---|---| 7: 2007 1: 2011 04 = Week 4 A T M L H Y W W 8: 2008 2: 2012 :: : :::: : |---|---|---|---|---|---|---|---| 9: 2009 3: 2013 :: : :::: :: S 4 3 50 = Week 50 |---|---|---|---|---|---|---|---| 52 = Week 52 Lot Number |---|---|---|---|---|---|---|---| * | BOTTOM MARK Pin 1 Indicator (Dot) No Bottom Mark

225107E–SFLSH–8/07

AT25FS040

7. Package Information

8S1 – JEDEC SOIC

1150 E. Cheyenne Mtn. Blvd.Colorado Springs, CO 80906

TITLE DRAWING NO.

R

REV.

Note:

10/7/03

8S1, 8-lead (0.150" Wide Body), Plastic Gull Wing Small Outline (JEDEC SOIC)

8S1 B

COMMON DIMENSIONS(Unit of Measure = mm)

SYMBOL MIN NOM MAX NOTE

A1 0.10 – 0.25

These drawings are for general information only. Refer to JEDEC Drawing MS-012, Variation AA for proper dimensions, tolerances, datums, etc.

A 1.35 – 1.75

b 0.31 – 0.51

C 0.17 – 0.25

D 4.80 – 5.00

E1 3.81 – 3.99

E 5.79 – 6.20

e 1.27 BSC

L 0.40 – 1.27

∅ 0° – 8°

∅

Top ViewEnd View

Side View

e B

D

A

A1

N

E

1

C

E1

L

235107E–SFLSH–8/07

AT25FS040

8Y7 – UT SAP

1150 E. Cheyenne Mtn. Blvd.Colorado Springs, CO 80906

TITLE DRAWING NO.

R

REV. 8Y7, 8-lead (6.00 x 4.90 mm Body) Ultra-Thin SOIC Array Package (UTSAP) Y7 B8Y7

10/13/05

COMMON DIMENSIONS(Unit of Measure = mm)

SYMBOL MIN NOM MAX NOTE

A – – 0.60

A1 0.00 – 0.05

D 5.80 6.00 6.20

E 4.70 4.90 5.10

D1 3.30 3.40 3.50

E1 3.90 4.00 4.10

b 0.35 0.40 0.45

e 1.27 TYP

e1 3.81 REF

L 0.50 0.60 0.70

D1

PIN 1 ID

E1

L

be1

e

PIN 1 INDEX AREA

A

E

D

A1

A

245107E–SFLSH–8/07

AT25FS040

8. Revision History

Doc. Rev. Date Comments

5107E 8/2007

Added Die Sales Info to FeaturesModified Order Code Table

Updated to new template

Added Parts Marking tables

5107D 9/2006 Implemented Revision History.

5107E–SFLSH–8/07

Headquarters International

Atmel Corporation2325 Orchard ParkwaySan Jose, CA 95131USATel: 1(408) 441-0311Fax: 1(408) 487-2600

Atmel AsiaRoom 1219Chinachem Golden Plaza77 Mody Road TsimshatsuiEast KowloonHong KongTel: (852) 2721-9778Fax: (852) 2722-1369

Atmel EuropeLe Krebs8, Rue Jean-Pierre TimbaudBP 30978054 Saint-Quentin-en-Yvelines CedexFranceTel: (33) 1-30-60-70-00 Fax: (33) 1-30-60-71-11

Atmel Japan9F, Tonetsu Shinkawa Bldg.1-24-8 ShinkawaChuo-ku, Tokyo 104-0033JapanTel: (81) 3-3523-3551Fax: (81) 3-3523-7581

Product Contact

Web Sitewww.atmel.com

Technical [email protected]

Sales Contactwww.atmel.com/contacts

Literature Requestswww.atmel.com/literature

Disclaimer: The information in this document is provided in connection with Atmel products. No license, express or implied, by estoppel or otherwise, to anyintellectual property right is granted by this document or in connection with the sale of Atmel products. EXCEPT AS SET FORTH IN ATMEL’S TERMS AND CONDI-TIONS OF SALE LOCATED ON ATMEL’S WEB SITE, ATMEL ASSUMES NO LIABILITY WHATSOEVER AND DISCLAIMS ANY EXPRESS, IMPLIED OR STATUTORYWARRANTY RELATING TO ITS PRODUCTS INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTY OF MERCHANTABILITY, FITNESS FOR A PARTICULARPURPOSE, OR NON-INFRINGEMENT. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT, CONSEQUENTIAL, PUNITIVE, SPECIAL OR INCIDEN-TAL DAMAGES (INCLUDING, WITHOUT LIMITATION, DAMAGES FOR LOSS OF PROFITS, BUSINESS INTERRUPTION, OR LOSS OF INFORMATION) ARISING OUT OFTHE USE OR INABILITY TO USE THIS DOCUMENT, EVEN IF ATMEL HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGES. Atmel makes norepresentations or warranties with respect to the accuracy or completeness of the contents of this document and reserves the right to make changes to specificationsand product descriptions at any time without notice. Atmel does not make any commitment to update the information contained herein. Unless specifically providedotherwise, Atmel products are not suitable for, and shall not be used in, automotive applications. Atmel’s products are not intended, authorized, or warranted for useas components in applications intended to support or sustain life.

© 2007 Atmel Corporation. All rights reserved. Atmel®, logo and combinations thereof, and others, are registered trademarks or trademarks ofAtmel Corporation or its subsidiaries. Other terms and product names may be trademarks of others.

CY7C109DCY7C1009D

1-Mbit (128K x 8) Static RAM

Cypress Semiconductor Corporation • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600Document #: 38-05468 Rev. *F Revised December 8, 2010

Features

• Pin- and function-compatible with CY7C109B/CY7C1009B

• High speed

— tAA = 10 ns

• Low active power

— ICC = 80 mA @ 10 ns

• Low CMOS standby power

— ISB2 = 3 mA

• 2.0V Data Retention

• Automatic power-down when deselected

• TTL-compatible inputs and outputs

• Easy memory expansion with CE1, CE2 and OE options

• CY7C109D available in Pb-free 32-pin 400-Mil wide Molded SOJ and 32-pin TSOP I packages. CY7C1009D available in Pb-free 32-pin 300-Mil wide Molded SOJ package

Functional Description [1]

The CY7C109D/CY7C1009D is a high-performance CMOSstatic RAM organized as 131,072 words by 8 bits. Easymemory expansion is provided by an active LOW Chip Enable(CE1), an active HIGH Chip Enable (CE2), an active LOWOutput Enable (OE), and tri-state drivers.The eight input andoutput pins (IO0 through IO7) are placed in a high-impedancestate when:

• Deselected (CE1 HIGH or CE2 LOW),

• Outputs are disabled (OE HIGH),

• When the write operation is active (CE1 LOW, CE2 HIGH, and WE LOW)

Write to the device by taking Chip Enable One (CE1) and WriteEnable (WE) inputs LOW and Chip Enable Two (CE2) inputHIGH. Data on the eight IO pins (IO0 through IO7) is thenwritten into the location specified on the address pins (A0through A16).

Read from the device by taking Chip Enable One (CE1) andOutput Enable (OE) LOW while forcing Write Enable (WE) andChip Enable Two (CE2) HIGH. Under these conditions, thecontents of the memory location specified by the address pinsappears on the IO pins.

Logic Block Diagram

IO0

IO7

IO1

IO2

IO3

IO4

IO5

IO6

SE

NS

E A

MP

S

POWER DOWN

WE

OE

A0A1A2A3A4A5A6A7A8

RO

W D

EC

OD

ER

128K x 8

ARRAY

INPUT BUFFER

CE1CE2

A9

A10

A11 A12 A13

A14

A15 A16

COLUMN DECODER

Note1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.

[+] Feedback

http://ccc01.opinionlab.com/o.asp?id=wRiLHxlo&prev=docurate_38-05468_pdf_p_1

CY7C109DCY7C1009D

Document #: 38-05468 Rev. *F Page 2 of 12

Pin Configurations [2]

Selection Guide

CY7C109D-10CY7C1009D-10 Unit

Maximum Access Time 10 ns

Maximum Operating Current 80 mA

Maximum CMOS Standby Current 3 mA

1

234

5

6

7891011

14 1920

24

232221

25

28

2726

1213

29

32

3130

1615

1718

GND

A16

A14A12

A7A6A5

A4A3

WE

VCC

A15

A13

A8A9

IO 7IO 6

IO 5

IO 4

A2

NC

IO 0

IO 1

IO 2

CE1

OEA10

IO 3

A1

A0

A11

CE2

A6

A7

A16A14A12

WE

VCC

A4

A13

A8

A9

OE

TSOP ITop View

(not to scale)

1

6

2345

7

32

27

31302928

26

21

25242322

1920

IO2IO1

GND

IO7

IO4

IO5

IO6

IO0

CE

A11

A51718

8910111213141516

CE2A15

NC

A10

IO3

A1

A0

A3

A2

Top ViewSOJ

Note2. NC pins are not connected on the die.

[+] Feedback


CY7C109DCY7C1009D


Maximum Ratings

Exceeding the maximum ratings may impair the useful life ofthe device. These user guidelines are not tested.

Storage Temperature ................................. –65C to +150C

Ambient Temperature withPower Applied............................................. –55°C to +125°C

Supply Voltage on VCC to Relative GND [3] ... –0.5V to +6.0V

DC Voltage Applied to Outputsin High-Z State [3] ...................................–0.5V to VCC + 0.5V

DC Input Voltage [3] ............................... –0.5V to VCC + 0.5V

Current into Outputs (LOW) ........................................ 20 mA

Static Discharge Voltage........................................... > 2001V(per MIL-STD-883, Method 3015)

Latch-up Current .................................................... > 200 mA

Operating Range

Range AmbientTemperature VCC Speed

Industrial –40C to +85C 5V 0.5V 10 ns

Electrical Characteristics (Over the Operating Range)

Parameter Description Test Conditions7C109D-107C1009D-10 Unit

Min Max

VOH Output HIGH Voltage IOH = –4.0 mA 2.4 V

VOL Output LOW Voltage IOL = 8.0 mA 0.4 V

VIH Input HIGH Voltage 2.2 VCC + 0.5 V

VIL Input LOW Voltage [3] –0.5 0.8 V

IIX Input Leakage Current GND < VI < VCC –1 +1 A

IOZ Output Leakage Current GND < VI < VCC, Output Disabled –1 +1 A

ICC VCC Operating Supply Current VCC = Max, IOUT = 0 mA,f = fmax = 1/tRC

100 MHz 80 mA

83 MHz 72 mA

66 MHz 58 mA

40 MHz 37 mA

ISB1 Automatic CE Power-Down Current—TTL Inputs

Max VCC, CE1 > VIH or CE2 < VIL,VIN > VIH or VIN < VIL, f = fmax

10 mA

ISB2 Automatic CE Power-Down Current—CMOS Inputs

Max VCC, CE1 > VCC – 0.3V, or CE2 < 0.3V, VIN > VCC – 0.3V, or VIN < 0.3V, f = 0

3 mA

Note3. VIL (min) = –2.0V and VIH(max) = VCC + 1V for pulse durations of less than 5 ns.

[+] Feedback


CY7C109DCY7C1009D


Capacitance [4]

Parameter Description Test Conditions Max Unit

CIN Input Capacitance TA = 25°C, f = 1 MHz, VCC = 5.0V 8 pF

COUT Output Capacitance 8 pF

Thermal Resistance [4]

Parameter Description Test Conditions 300-Mil Wide SOJ

400-Mil Wide SOJ TSOP I Unit

JA Thermal Resistance (Junction to Ambient)

Still Air, soldered on a 3 × 4.5 inch, four-layer printed circuit board

57.61 56.29 50.72 °C/W

JC Thermal Resistance (Junction to Case)

40.53 38.14 16.21 °C/W

AC Test Loads and Waveforms [5]

90%

10%

3.0V

GND

90%

10%

ALL INPUT PULSES

* CAPACITIVE LOAD CONSISTSOF ALL COMPONENTS OF THETEST ENVIRONMENT Rise Time: 3 ns Fall Time: 3 ns

30 pF*

OUTPUTZ = 50

50

1.5V

(b)(a)

5V

OUTPUT

5 pF

(c)

R1 480

R2255

High-Z characteristics:

INCLUDINGJIG ANDSCOPE

Notes4. Tested initially and after any design or process changes that may affect these parameters.5. AC characteristics (except High-Z) are tested using the load conditions shown in Figure (a). High-Z characteristics are tested for all speeds using the test load

shown in Figure (c).

[+] Feedback


CY7C109DCY7C1009D


Switching Characteristics (Over the Operating Range) [6]

Parameter Description7C109D-107C1009D-10 Unit

Min Max

Read Cycle

tpower [7] VCC(typical) to the first access 100 s

tRC Read Cycle Time 10 ns

tAA Address to Data Valid 10 ns

tOHA Data Hold from Address Change 3 ns

tACE CE1 LOW to Data Valid, CE2 HIGH to Data Valid 10 ns

tDOE OE LOW to Data Valid 5 ns

tLZOE OE LOW to Low Z 0 ns

tHZOE OE HIGH to High Z [8, 9] 5 ns

tLZCE CE1 LOW to Low Z, CE2 HIGH to Low Z [9] 3 ns

tHZCE CE1 HIGH to High Z, CE2 LOW to High Z [8, 9] 5 ns

tPU [10] CE1 LOW to Power-Up, CE2 HIGH to Power-Up 0 ns

tPD [10] CE1 HIGH to Power-Down, CE2 LOW to Power-Down 10 ns

Write Cycle [11, 12]

tWC Write Cycle Time 10 ns

tSCE CE1 LOW to Write End, CE2 HIGH to Write End 7 ns

tAW Address Set-Up to Write End 7 ns

tHA Address Hold from Write End 0 ns

tSA Address Set-Up to Write Start 0 ns

tPWE WE Pulse Width 7 ns

tSD Data Set-Up to Write End 6 ns

tHD Data Hold from Write End 0 ns

tLZWE WE HIGH to Low Z [9] 3 ns

tHZWE WE LOW to High Z [8, 9] 5 ns

Notes6. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified

IOL/IOH and 30-pF load capacitance.7. tPOWER gives the minimum amount of time that the power supply should be at typical VCC values until the first memory access can be performed8. tHZOE, tHZCE and tHZWE are specified with a load capacitance of 5 pF as in part (c) of “AC Test Loads and Waveforms [5]” on page 4. Transition is measured when the outputs enter

a high impedance state.9. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.10. This parameter is guaranteed by design and is not tested.11. The internal write time of the memory is defined by the overlap of CE1 LOW, CE2 HIGH, and WE LOW. CE1 and WE must be LOW and CE2 HIGH to initiate a write, and

the transition of any of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.12. The minimum write cycle time for Write Cycle No. 3 (WE controlled, OE LOW) is the sum of tHZWE and tSD.

[+] Feedback


CY7C109DCY7C1009D


Data Retention Characteristics (Over the Operating Range)

Parameter Description Conditions Min Max Unit

VDR VCC for Data Retention VCC = VDR = 2.0V,

CE1 > VCC – 0.3V or CE2 < 0.3V, VIN > VCC – 0.3V or VIN < 0.3V

2.0 V

ICCDR Data Retention Current 3 mA

tCDR [4] Chip Deselect to Data Retention Time 0 ns

tR [13] Operation Recovery Time tRC ns

Data Retention Waveform

Switching Waveforms

Read Cycle No. 1 (Address Transition Controlled) [14, 15]

Read Cycle No. 2 (OE Controlled) [15, 16]

4.5V4.5V

tCDR

VDR > 2V

DATA RETENTION MODE

tR

CE

VCC

PREVIOUS DATA VALID DATA VALID

tRC

tAAtOHA

ADDRESS

DATA OUT

50%50%

DATA VALID

tRC

tACE

tDOEtLZOE

tLZCE

tPU

HIGH IMPEDANCE

tHZOE

tHZCE

tPD

OE

CE1

ADDRESS

CE2

DATA OUT

VCCSUPPLY

CURRENT

HIGH

ICC

ISB

IMPEDANCE

Notes13. Full device operation requires linear VCC ramp from VDR to VCC(min) > 50 s or stable at VCC(min) > 50 s.14. Device is continuously selected. OE, CE1 = VIL, CE2 = VIH.15. WE is HIGH for read cycle.16. Address valid prior to or coincident with CE1 transition LOW and CE2 transition HIGH.

[+] Feedback


CY7C109DCY7C1009D


Write Cycle No. 1 (CE1 or CE2 Controlled) [17, 18]

Write Cycle No. 2 (WE Controlled, OE HIGH During Write) [17, 18]

Switching Waveforms (continued)

tWC

DATA VALID

tAW

tSA

tPWE

tHA

tHDtSD

tSCE

tSCECE1

ADDRESS

CE2

WE

DATA IO

tHDtSD

tPWEtSA

tHAtAW

tSCE

tSCE

tWC

tHZOE

DATAIN VALIDNOTE 19

CE1

ADDRESS

CE2

WE

DATA IO

OE

Notes17. Data IO is high impedance if OE = VIH.18. If CE1 goes HIGH or CE2 goes LOW simultaneously with WE going HIGH, the output remains in a high-impedance state.19. During this period the IOs are in the output state and input signals should not be applied.

[+] Feedback


CY7C109DCY7C1009D


Write Cycle No. 3 (WE Controlled, OE LOW) [12, 18]

Truth Table

CE1 CE2 OE WE IO0–IO7 Mode Power

H X X X High Z Power-down Standby (ISB)

X L X X High Z Power-down Standby (ISB)

L H L H Data Out Read Active (ICC)

L H X L Data In Write Active (ICC)

L H H H High Z Selected, Outputs Disabled Active (ICC)

Switching Waveforms (continued)

DATA VALID

tHDtSD

tLZWE

tPWEtSA

tHAtAW

tSCE

tSCE

tWC

tHZWE

NOTE 19

CE1

ADDRESS

CE2

WE

DATA IO

[+] Feedback


CY7C109DCY7C1009D


Ordering Information

Speed(ns) Ordering Code Package

Diagram Package Type OperatingRange

10 CY7C109D-10VXI 51-85033 32-pin (400-Mil) Molded SOJ (Pb-free) Industrial

CY7C109D-10ZXI 51-85056 32-pin TSOP Type I (Pb-free)

CY7C1009D-10VXI 51-85041 32-pin (300-Mil) Molded SOJ (Pb-free)

Ordering Code Definitions

Please contact your local Cypress sales representative for availability of these parts.

Temperature Range: I = Industrial

Package Type: XX = VX or ZXVX = 32-pin Molded SOJ (Pb-free)ZX = 32-pin TSOP Type I (Pb-free)

Speed: 10 ns

D = C9, 90 nm Technology

xx9 = 09 or 009 = (400-Mil / 300-Mil) 1-Mbit density

1 = Fast Asynchronous SRAM family

Technology Code: C = CMOS

7 = SRAM

CY = Cypress

CCY 1 - 10 XX7 xx9 D I

[+] Feedback


CY7C109DCY7C1009D


Package Diagrams

Figure 1. 32-pin (300-Mil) Molded SOJ, 51-85041

Figure 2. 32-pin (400-Mil) Molded SOJ, 51-85033

51-85041 *B

51-85033 *C

[+] Feedback


CY7C109DCY7C1009D


Figure 3. 32-pin Thin Small Outline Package Type I (8 × 20 mm), 51-85056

All product and company names mentioned in this document may be the trademarks of their respective holders.

Package Diagrams (continued)

51-85056 *E

[+] Feedback


CY7C109DCY7C1009D

Document #: 38-05468 Rev. *F Page 12 of 12© Cypress Semiconductor Corporation, 2004-2010. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility forthe use of any circuitry other than circuitry embodied in a Cypress product. Nor does it convey or imply any license under patent or other rights. Cypress products are not warranted nor intendedto be used for medical, life support, life saving, critical control or safety applications, unless pursuant to an express written agreement with Cypress. Furthermore, Cypress does not authorizeits products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypressproducts in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress against all charges.

Document History Page

Document Title: CY7C109D/CY7C1009D, 1-Mbit (128K x 8) Static RAM Document Number: 38-05468

REV. ECN NO. Issue Date Orig. of Change Description of Change

** 201560 See ECN SWI Advance Information data sheet for C9 IPP

*A 233722 See ECN RKF DC parameters are modified as per EROS (Spec # 01-2165)Pb-free offering in Ordering Information

*B 262950 See ECN RKF Added Data Retention Characteristics tableAdded Tpower Spec in Switching Characteristics TableShaded Ordering Information

*C See ECN See ECN RKF Reduced Speed bins to -10 and -12 ns

*D 560995 See ECN VKN Converted from Preliminary to FinalRemoved Commercial Operating rangeRemoved 12 ns speed binAdded ICC values for the frequencies 83MHz, 66MHz and 40MHzUpdated Thermal Resistance tableUpdated Ordering Information Table Changed Overshoot spec from VCC+2V to VCC+1V in footnote #3

*E 802877 See ECN VKN Changed ICC spec from 60 mA to 80 mA for 100MHz, 55 mA to 72 mA for 83MHz, 45 mA to 58 mA for 66MHz, 30 mA to 37 mA for 40MHz

*F 3104943 12/08/2010 AJU Added Ordering Code Definitions.Updated Package Diagrams.

[+] Feedback


CY7C1325G

4-Mbit (256 K × 18) Flow through SyncSRAM

Cypress Semiconductor Corporation • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600Document Number: 38-05518 Rev. *G Revised October 8, 2010

4-Mbit (256 K × 18) Flow through Sync SRAM

Features 256 K × 18 common I/O

3.3 V core power supply (VDD)

2.5 V or 3.3 V I/O power supply (VDDQ)

Fast clock-to-output times

6.5 ns (133 MHz version)

Provide high performance 2-1-1-1 access rate

User selectable burst counter supporting Intel Pentium interleaved or linear burst sequences

Separate processor and controller address strobes

Synchronous self timed write

Asynchronous output enable

Available in Pb-free 100-pin TQFP package, Pb-free and non Pb-free 119-ball BGA Package

“ZZ” sleep mode option

Functional DescriptionThe CY7C1325G[1] is a 256 K × 18 synchronous cache RAMdesigned to interface with high speed microprocessors withminimum glue logic. Maximum access delay from clock rise is6.5 ns (133 MHz version). A 2 bit on-chip counter captures thefirst address in a burst and increments the address automaticallyfor the rest of the burst access. All synchronous inputs are gatedby registers controlled by a positive-edge-triggered Clock Input(CLK). The synchronous inputs include all addresses, all datainputs, address-pipelining chip enable (CE1), depth-expansionchip enables (CE2 and CE3), burst control inputs (ADSC, ADSP,and ADV), write enables (BW[A:B], and BWE), and global write(GW). Asynchronous inputs include the output enable (OE) andthe ZZ pin.The CY7C1325G allows either interleaved or linear burstsequences, selected by the MODE input pin. A HIGH selects aninterleaved burst sequence, while a LOW selects a linear burstsequence. Burst accesses can be initiated with the processoraddress strobe (ADSP) or the cache controller address strobe(ADSC) inputs.Addresses and chip enables are registered at rising edge ofclock when either address strobe processor (ADSP) or addressstrobe controller (ADSC) are active. Subsequent burstaddresses can be internally generated as controlled by theadvance pin (ADV).The CY7C1325G operates from a +3.3 V core power supplywhile all outputs may operate with either a +2.5 or +3.3 V supply.All inputs and outputs are JEDEC-standardJESD8-5-compatible.

.

Note1. For best practice recommendations, refer to the Cypress application note “System Design Guidelines” on www.cypress.com.

ADDRESSREGISTER

ADVCLK

BURSTCOUNTER AND

LOGICCLR

Q1

Q0

ADSC

CE 1

OE

SENSEAMPS

MEMORYARRAY

ADSP

OUTPUTBUFFERS

INPUTREGISTERS

MODE

CE 2

CE 3

GW

BWE

A 0,A1,A

BW B

BW A

DQ B,DQP B

WRITE REGISTER

DQ A,DQP A

WRITE REGISTER

ENABLEREGISTER

A[1:0]

DQsDQP A

DQP B

DQ B,DQP B

WRITE DRIVER

DQ A,DQP A

WRITE DRIVER

SLEEPCONTROL

ZZ

Logic Block Diagram

[+] Feedback

http://www.cypress.com


CY7C1325G

Document Number: 38-05518 Rev. *G Page 2 of 21

ContentsSelection Guide ................................................................ 3Pin Configurations ........................................................... 3Pin Definitions .................................................................. 4Functional Overview ........................................................ 6

Single Read Accesses ................................................ 6Single Write Accesses Initiated by ADSP ................... 6Single Write Accesses Initiated by ADSC ................... 6Burst Sequences .........................................................6Sleep Mode ................................................................. 6

Interleaved Burst Address Table (MODE = Floating or VDD) ............................................... 7Linear Burst Address Table (MODE = GND) .................. 7ZZ Mode Electrical Characteristics ................................. 7Truth Table ........................................................................ 8Truth Table for Read/Write .............................................. 9Maximum Ratings ........................................................... 10Operating Range ............................................................. 10

Electrical Characteristics ............................................... 10Capacitance .................................................................... 11Thermal Resistance ........................................................ 11Switching Characteristics .............................................. 12Timing Diagrams ............................................................ 13Ordering Information ...................................................... 17

Ordering Code Definitions ......................................... 17Package Diagrams .......................................................... 18Acronyms ........................................................................ 19Document Conventions ................................................. 19

Units of Measure ....................................................... 19Document History Page ................................................. 20Sales, Solutions, and Legal Information ...................... 21

Worldwide Sales and Design Support ....................... 21Products .................................................................... 21PSoC Solutions ......................................................... 21

[+] Feedback


CY7C1325G


Selection GuideDescription 133 MHz 100 MHz Unit

Maximum access time 6.5 8.0 ns

Maximum operating current 225 205 mA

Maximum standby current 40 40 mA

Pin Configurations

Figure 1. 100-pin TQFP PinoutA A A A A

1A

0

NC

/72M

NC

/36M

VS

SV

DD

NC

/9M

A A A A A A

A

NCVDDQVSSNCDQPADQADQAVSSVDDQDQADQAVSSNCVDD

DQADQAVDDQVSSDQADQANCNCVSSVDDQNCNCNC

NCNCNC

VDDQVSSNCNC

DQBDQBVSS

VDDQDQBDQB

NCVDD NCVSS

DQBDQB

VDDQVSS

DQBDQB

DQPBNC

VSSVDDQ

NCNCNC

A A CE

1C

E 2N

CN

CB

WB

BW

AC

E 3V

DD

VS

S

CLK GW

BW

EO

E

AD

SP

A A

123456789101112131415161718192021222324252627282930

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

807978777675747372717069686766656463626160595857565554535251

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

BYTE A

AA

DV

AD

SC

ZZ

MO

DE

NC

/18M

NC

BYTE B CY7C1325G

[+] Feedback


CY7C1325G


Figure 2. 119-ball BGA Pinout

Pin Definitions

Name I/O DescriptionA0, A1, A Input-

synchronousAddress inputs used to select one of the 256 K address locations. Sampled at the rising edge of the CLK if ADSP or ADSC is active LOW, and CE1, CE2, and CE3 are sampled active. A[1:0] feed the 2 bit counter.

BWA,BWB Input-synchronous

Byte write select inputs, active LOW. Qualified with BWE to conduct byte writes to the SRAM. Sampled on the rising edge of CLK.

GW Input-synchronous

Global write enable input, active LOW. When asserted LOW on the rising edge of CLK, a global write is conducted (all bytes are written, regardless of the values on BW[A:B] and BWE).

BWE Input-synchronous

Byte write enable input, active LOW. Sampled on the rising edge of CLK. This signal must be asserted LOW to conduct a byte write.

CLK Input-clock Clock input. Used to capture all synchronous inputs to the device. Also used to increment the burst counter when ADV is asserted LOW, during a burst operation.

CE1 Input-synchronous

Chip enable 1 input, active LOW. Sampled on the rising edge of CLK. Used in conjunction with CE2 and CE3 to select/deselect the device. ADSP is ignored if CE1 is HIGH. CE1 is sampled only when a new external address is loaded.


Chip enable 2 input, active HIGH. Sampled on the rising edge of CLK. Used in conjunction with CE1 and CE3 to select/deselect the device. CE2 is sampled only when a new external address is loaded.


Chip enable 3 input, active LOW. Sampled on the rising edge of CLK. Used in conjunction with CE1 and CE2 to select/deselect the device. CE3 is sampled only when a new external address is loaded.

OE Input-asynchronous

Output enable, asynchronous input, active LOW. Controls the direction of the I/O pins. When LOW, the I/O pins behave as outputs. When deasserted HIGH, I/O pins are tristated, and act as input data pins. OE is masked during the first clock of a read cycle when emerging from a deselected state.

Pin Configurations (continued)

2 3 4 5 6 71ABCDEFGHJKLMN

PRTU

VDDQ

NC/288MNC/144M

NCDQB

DQB

DQB

DQB

A A A AADSP VDDQ

CE2 A

NCVDDQNC

VDDQ

VDDQ

VDDQ

NC

NCNC

NC/72MVDDQ

VDD

CLK

VDD

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

NC/576MNC/1G

NC

NC

NCNCNCNCAA

NC

VDDQ

VDDQ

VDDQ

A NC/36M AA

CE3AA

AAA

AA0

A1

DQA

DQB

NC

NC

DQA

NCDQA

DQANC

NCDQANC

DQA

NCDQA

NC

DQAVDD

NCDQBNCVDDDQB

NCDQBNC

ADSC

NC

CE1OE

ADVGW

VSSVSSVSS

VSS

VSS

VSSVSS

VSS NCMODE

DQPB

DQPA

VSSBWB

NC VDD NC

BWANC

BWE

VSS

ZZ

A

[+] Feedback


CY7C1325G


ADV Input-synchronous

Advance input signal, sampled on the rising edge of CLK. When asserted, it automatically increments the address in a burst cycle.

ADSP Input-synchronous

Address strobe from processor, sampled on the rising edge of CLK, active LOW. When asserted LOW, addresses presented to the device are captured in the address registers. A[1:0] are also loaded into the burst counter. When ADSP and ADSC are both asserted, only ADSP is recognized. ASDP is ignored when CE1 is deasserted HIGH.

ADSC Input-synchronous

Address strobe from controller, sampled on the rising edge of CLK, active LOW. When asserted LOW, addresses presented to the device are captured in the address registers. A[1:0] are also loaded into the burst counter. When ADSP and ADSC are both asserted, only ADSP is recognized.

ZZ Input-asynchronous

ZZ “sleep” input, active HIGH. When asserted HIGH places the device in a non-time-critical “sleep” condition with data integrity preserved.During normal operation, this pin has to be low or left floating. ZZ pin has an internal pull-down.

DQs DQPA, DQPB

I/O-synchronous

Bidirectional data I/O lines. As inputs, they feed into an on-chip data register that is triggered by the rising edge of CLK. As outputs, they deliver the data contained in the memory location specified by the addresses presented during the previous clock rise of the read cycle. The direction of the pins is controlled by OE. When OE is asserted LOW, the pins behave as outputs. When HIGH, DQs and DQP[A:B] are placed in a tristate condition.

VDD Power supply Power supply inputs to the core of the device.

VSS Ground Ground for the core of the device.

VDDQ I/O power supply

Power supply for the I/O circuitry.

MODE Input-static

Selects burst order. When tied to GND selects linear burst sequence. When tied to VDD or left floating selects interleaved burst sequence. This is a strap pin and should remain static during device operation. Mode pin has an internal pull-up.

NC No connects. Not Internally connected to the die.

NC/9M,NC/18MNC/36MNC/72M, NC/144M, NC/288M,NC/576M,NC/1G

– No connects. Not internally connected to the die. NC/9M, NC/18M, NC/36M, NC/72M, NC/144M, NC/288M, NC/576M and NC/1G are address expansion pins that are not internally connected to the die.

Pin Definitions (continued)

Name I/O Description

[+] Feedback


CY7C1325G


Functional OverviewAll synchronous inputs pass through input registers controlled bythe rising edge of the clock. Maximum access delay from theclock rise (tCDV) is 6.5 ns (133 MHz device). The CY7C1325G supports secondary cache in systems utilizingeither a linear or interleaved burst sequence. The interleavedburst order supports Pentium and i486 processors. The linearburst sequence is suited for processors that utilize a linear burstsequence. The burst order is user-selectable, and is determinedby sampling the MODE input. Accesses can be initiated witheither the processor address strobe (ADSP) or the controlleraddress strobe (ADSC). Address advancement through theburst sequence is controlled by the ADV input. A two bit on-chipwraparound burst counter captures the first address in a burstsequence and automatically increments the address for the restof the burst access.Byte write operations are qualified with the byte write enable(BWE) and byte write select (BW[A:B]) inputs. A global writeenable (GW) overrides all byte write inputs and writes data to allfour bytes. All writes are simplified with on-chip synchronous selftimed write circuitry.Three synchronous chip selects (CE1, CE2, CE3) and anasynchronous output enable (OE) provide for easy bankselection and output tristate control. ADSP is ignored if CE1 isHIGH.

Single Read AccessesA single read access is initiated when the following conditionsare satisfied at clock rise: (1) CE1, CE2, and CE3 are all assertedactive, and (2) ADSP or ADSC is asserted LOW (if the access isinitiated by ADSC, the write inputs must be deasserted duringthis first cycle). The address presented to the address inputs islatched into the address register and the burst counter/controllogic and presented to the memory core. If the OE input isasserted LOW, the requested data is available at the dataoutputs, a maximum to tCDV after clock rise. ADSP is ignored ifCE1 is HIGH.

Single Write Accesses Initiated by ADSPThis access is initiated when the following conditions aresatisfied at clock rise: (1) CE1, CE2, CE3 are all asserted active,and (2) ADSP is asserted LOW. The addresses presented areloaded into the address register and the burst inputs (GW, BWE,and BW[A:B]) are ignored during this first clock cycle. If the writeinputs are asserted active (see Write Cycle Descriptions table forappropriate states that indicate a write) on the next clock rise, the

appropriate data is latched and written into the device. Bytewrites are allowed. During byte writes, BWA controls DQA andBWB controls DQB. All I/Os are tristated during a byte write.Sincethis is a common I/O device, the asynchronous OE input signalmust be deasserted and the I/Os must be tristated prior to thepresentation of data to DQs. As a safety precaution, the datalines are tristated after a write cycle is detected, regardless of thestate of OE.

Single Write Accesses Initiated by ADSCThis write access is initiated when the following conditions aresatisfied at clock rise: (1) CE1, CE2, and CE3 are all assertedactive, (2) ADSC is asserted LOW, (3) ADSP is deassertedHIGH, and (4) the write input signals (GW, BWE, and BW[A:B])indicate a write access. ADSC is ignored if ADSP is active LOW.The addresses presented are loaded into the address registerand the burst counter/control logic and delivered to the memorycore. The information presented to DQ[A:D] is written into thespecified address location. Byte writes are allowed. During bytewrites, BWA controls DQA, BWB controls DQB. All I/Os aretristated when a write is detected, even a byte write. Since thisis a common I/O device, the asynchronous OE input signal mustbe deasserted and the I/Os must be tristated prior to the presen-tation of data to DQs. As a safety precaution, the data lines aretristated after a write cycle is detected, regardless of the state ofOE.

Burst SequencesThe CY7C1325G provides an on-chip two bit wraparound burstcounter inside the SRAM. The burst counter is fed by A[1:0], andcan follow either a linear or interleaved burst order. The burstorder is determined by the state of the MODE input. A LOW onMODE selects a linear burst sequence. A HIGH on MODEselects an interleaved burst order. Leaving MODE unconnectedcauses the device to default to a interleaved burst sequence.

Sleep ModeThe ZZ input pin is an asynchronous input. Asserting ZZ placesthe SRAM in a power conservation “sleep” mode. Two clockcycles are required to enter into or exit from this “sleep” mode.While in this mode, data integrity is guaranteed. Accessespending when entering the “sleep” mode are not considered validnor is the completion of the operation guaranteed. The devicemust be deselected prior to entering the “sleep” mode. CEs,ADSP, and ADSC must remain inactive for the duration of tZZRECafter the ZZ input returns LOW.

[+] Feedback


CY7C1325G


.

Interleaved Burst Address Table (MODE = Floating or VDD)

First AddressA1, A0

Second AddressA1, A0

Third AddressA1, A0

Fourth AddressA1, A0

00 01 10 11

01 00 11 10

10 11 00 01

11 10 01 00

Linear Burst Address Table (MODE = GND)First

AddressA1, A0

Second Address

A1, A0

Third Address

A1, A0

Fourth Address

A1, A0

00 01 10 11

01 10 11 00

10 11 00 01

11 00 01 10

ZZ Mode Electrical CharacteristicsParameter Description Test Conditions Min Max Unit

IDDZZ Sleep mode standby current ZZ > VDD – 0.2 V – 40 mAtZZS Device operation to ZZ ZZ > VDD – 0.2 V – 2tCYC nstZZREC ZZ recovery time ZZ < 0.2 V 2tCYC – nstZZI ZZ active to sleep current This parameter is sampled – 2tCYC nstRZZI ZZ inactive to exit sleep current This parameter is sampled 0 – ns

[+] Feedback


CY7C1325G


Truth TableThe Truth Table for part CY7C1325G is as follows. [2, 3, 4, 5, 6]

Cycle Description Address Used CE1 CE2 CE3 ZZ ADSP ADSC ADV WRITE OE CLK DQ

Deselected cycle, power-down

None H X X L X L X X X L-H Tri-state


None L L X L L X X X X L-H Tri-state


None L X H L L X X X X L-H Tri-state


None L L X L H L X X X L-H Tri-state


None X X X L H L X X X L-H Tri-state

Sleep mode, power-down None X X X H X X X X X X Tri-stateRead cycle, begin burst External L H L L L X X X L L-H QRead cycle, begin burst External L H L L L X X X H L-H Tri-stateWrite cycle, begin burst External L H L L H L X L X L-H DRead cycle, begin burst External L H L L H L X H L L-H QRead cycle, begin burst External L H L L H L X H H L-H Tri-stateRead cycle, continue burst Next X X X L H H L H L L-H QRead cycle, continue burst Next X X X L H H L H H L-H Tri-stateRead cycle, continue burst Next H X X L X H L H L L-H QRead cycle, continue burst Next H X X L X H L H H L-H Tri-stateWrite cycle, continue burst Next X X X L H H L L X L-H DWrite cycle, continue burst Next H X X L X H L L X L-H DRead cycle, suspend burst Current X X X L H H H H L L-H QRead cycle, suspend burst Current X X X L H H H H H L-H Tri-stateRead cycle, suspend burst Current H X X L X H H H L L-H QRead cycle, suspend burst Current H X X L X H H H H L-H Tri-stateWrite cycle, suspend burst Current X X X L H H H L X L-H DWrite cycle, suspend burst Current H X X L X H H L X L-H D

Notes 2. X = “Don’t Care.” H = Logic HIGH, L = Logic LOW.3. WRITE = L when any one or more Byte Write enable signals (BWA, BWB) and BWE = L or GW = L. WRITE = H when all Byte write enable signals (BWA,

BWB), BWE, GW = H.4. The DQ pins are controlled by the current cycle and the OE signal. OE is asynchronous and is not sampled with the clock.5. The SRAM always initiates a read cycle when ADSP is asserted, regardless of the state of GW, BWE, or BW[A: B]. Writes may occur only on subsequent clocks

after the ADSP or with the assertion of ADSC. As a result, OE must be driven HIGH prior to the start of the write cycle to allow the outputs to tristate. OE is a don't care for the remainder of the write cycle.

6. OE is asynchronous and is not sampled with the clock rise. It is masked internally during write cycles. During a read cycle all data bits are tristate when OE is inactive or when the device is deselected, and all data bits behave as output when OE is active (LOW).

[+] Feedback


CY7C1325G


Truth Table for Read/WriteThe Truth Table for Read/Write for part CY7C1325G is as follows. [7]

Function GW BWE BWB BWARead H H X XRead H L H HWrite byte A – (DQA and DQPA) H L H LWrite byte B – (DQB and DQPB) H L L HWrite all bytes H L L LWrite all bytes L X X X

Note 7. X = “Don’t Care.” H = Logic HIGH, L = Logic LOW.

[+] Feedback


CY7C1325G


Maximum RatingsExceeding maximum ratings may shorten the useful life of the device. User guidelines are not tested.Storage temperature ................................ –65 °C to +150 °CAmbient temperature withpower applied ........................................... –55 °C to +125 °CSupply voltage on VDD relative to GND........–0.5 V to +4.6 VSupply voltage on VDDQ relative to GND....... –0.5 V to +VDDDC voltage applied to outputs in tristate ............................................–0.5 V to VDDQ + 0.5 VDC input voltage .................................. –0.5 V to VDD + 0.5 VCurrent into outputs (LOW) ......................................... 20 mAStatic discharge voltage.......................................... > 2001 V(per MIL-STD-883, method 3015)Latch-up current .................................................... > 200 mA

Operating Range

Range Ambient Temperature] VDD VDDQ

Commercial 0 °C to +70 °C 3.3 V − 5% / + 10%

2.5 V – 5% to VDDIndustrial –40 °C to +85 °C

Neutron Soft Error Immunity

Parameter Description Test Conditions Typ Max* Unit

LSBU Logical single bit upsets

25 °C 361 394 FIT/Mb

LMBU Logical multi bit upsets

25 °C 0 0.01 FIT/Mb

SEL Single event latch up

85 °C 0 0.1 FIT/Dev

* No LMBU or SEL events occurred during testing; this column represents astatistical χ2, 95% confidence limit calculation. For more details refer toApplication Note AN 54908 “Accelerated Neutron SER Testing and Calculationof Terrestrial Failure Rates”

Electrical Characteristics

Over the Operating Range [8, 9]

Parameter Description Test Conditions Min Max UnitVDD Power supply voltage 3.135 3.6 VVDDQ I/O supply voltage 2.375 VDD VVOH Output HIGH voltage for 3.3 V I/O, IOH = –4.0 mA 2.4 – V

for 2.5 V I/O, IOH = –1.0 mA 2.0 – VVOL Output LOW voltage for 3.3 V I/O, IOL = 8.0 mA – 0.4 V

for 2.5 V I/O, IOL = 1.0 mA – 0.4 VVIH Input HIGH voltage for 3.3 V I/O 2.0 VDD + 0.3 V V

for 2.5 V I/O 1.7 VDD + 0.3 V VVIL Input LOW voltage[8] for 3.3 V I/O –0.3 0.8 V

for 2.5 V I/O –0.3 0.7 VIX Input leakage current

except ZZ and MODEGND ≤ VI ≤ VDDQ −5 5 μA

Input current of MODE Input = VSS –30 – μAInput = VDD – 5 μA

Input current of ZZ Input = VSS –5 – μAInput = VDD – 30 μA

IOZ Output leakage current GND ≤ VI ≤ VDDQ, output disabled –5 5 μAIDD VDD operating supply

currentVDD = Max, IOUT = 0 mA, f = fMAX= 1/tCYC

7.5 ns cycle, 133 MHz – 225 mA10 ns cycle, 100 MHz – 205 mA

Notes8. Overshoot: VIH(AC) < VDD + 1.5 V (Pulse width less than tCYC/2), undershoot: VIL(AC) > –2 V (Pulse width less than tCYC/2).9. Tpower up: Assumes a linear ramp from 0 V to VDD(min) within 200 ms. During this time VIH < VDD and VDDQ < VDD.

[+] Feedback

http://www.cypress.com/?rID=38369

http://www.cypress.com/?rID=38369


CY7C1325G


ISB1 Automatic CE power-down current—TTL inputs

Max VDD, device deselected, VIN ≥ VIH or VIN ≤ VIL, f = fMAX, inputs switching


ISB2 Automatic CE power-down current—CMOS inputs

Max VDD, device deselected, VIN ≥ VDD – 0.3 V or VIN ≤ 0.3 V, f = 0, inputs static

All speeds – 40 mA

ISB3 Automatic CE power-down current—CMOS inputs

Max VDD, device deselected, VIN ≥ VDDQ – 0.3 V or VIN ≤ 0.3 V, f = fMAX, inputs switching


ISB4 Automatic CE power-down current—TTL inputs

Max VDD, device deselected, VIN ≥ VDD – 0.3 V or VIN ≤ 0.3 V, f = 0, inputs static

All speeds – 45 mA

Capacitance[10]

Parameter Description Test Conditions 100 TQFP Max

119 BGA Max Unit

CIN Input capacitance TA = 25 °C, f = 1 MHz, VDD = 3.3 V, VDDQ = 3.3 V

5 5 pFCCLK Clock input capacitance 5 5 pFCI/O Input/output capacitance 5 7 pF

Thermal Resistance[10]

Parameter Description Test Conditions 100 TQFP Package

119 BGA Package Unit

ΘJA Thermal resistance(junction to ambient)

Test conditions follow standard test methods and procedures for measuring thermal impedance, per EIA/JESD51.

30.32 34.1 °C/W

ΘJC Thermal resistance(junction to case)

6.85 14.0 °C/W

Electrical Characteristics

Over the Operating Range (continued)[8, 9]

Parameter Description Test Conditions Min Max Unit

Figure 3. AC Test Loads and Waveforms

Note10. Tested initially and after any design or process change that may affect these parameters.

OUTPUT

R = 317 Ω

R = 351 Ω5 pF

INCLUDINGJIG ANDSCOPE(a) (b)

OUTPUT

RL = 50 ΩZ0 = 50 Ω

VT = 1.5 V

3.3 V ALL INPUT PULSESVDDQ

GND

90%10%

90%10%

≤ 1 ns ≤ 1 ns

(c)

OUTPUT

R = 1667 Ω

R = 1538 Ω5 pF

INCLUDINGJIG ANDSCOPE(a) (b)

OUTPUT

RL = 50 ΩZ0 = 50 Ω

VT = 1.25 V

2.5 V ALL INPUT PULSESVDDQ

GND

90%10%

90%10%

≤ 1 ns ≤ 1 ns

(c)

3.3 V I/O Test Load

2.5 V I/O Test Load

[+] Feedback


CY7C1325G


Switching Characteristics Over the Operating Range [11, 12]

Parameter Description–133 –100

UnitMin Max Min Max

tPOWER VDD(Typical) to the first access[13] 1 – 1 – ms

ClocktCYC Clock cycle time 7.5 – 10 – ns

tCH Clock HIGH 2.5 – 4.0 – ns

tCL Clock LOW 2.5 – 4.0 – ns

Output TimestCDV Data output valid after CLK rise – 6.5 – 8.0 ns

tDOH Data output hold after CLK rise 2.0 – 2.0 – ns

tCLZ Clock to low Z[14, 15, 16] 0 – 0 – ns

tCHZ Clock to high Z[14, 15, 16] – 3.5 – 3.5 ns

tOEV OE LOW to output valid – 3.5 – 3.5 ns

tOELZ OE LOW to output low Z[14, 15, 16] 0 – 0 – ns

tOEHZ OE HIGH to output high Z[14, 15, 16] – 3.5 – 3.5 ns

Setup TimestAS Address setup before CLK rise 1.5 – 2.0 – ns

tADS ADSP, ADSC setup before CLK rise 1.5 – 2.0 – ns

tADVS ADV setup before CLK rise 1.5 – 2.0 – ns

tWES GW, BWE, BWX setup before CLK rise 1.5 – 2.0 – ns

tDS Data input setup before CLK rise 1.5 – 2.0 – ns

tCES Chip enable setup 1.5 – 2.0 – ns

Hold TimestAH Address hold after CLK rise 0.5 – 0.5 – ns

tADH ADSP, ADSC hold after CLK rise 0.5 – 0.5 – ns

tWEH GW, BWE, BWX hold after CLK rise 0.5 – 0.5 – ns

tADVH ADV hold after CLK rise 0.5 – 0.5 – ns

tDH Data input hold after CLK rise 0.5 – 0.5 – ns

tCEH Chip enable hold after CLK rise 0.5 – 0.5 – ns

Notes11. Timing reference level is 1.5 V when VDDQ = 3.3 V and is 1.25 V when VDDQ = 2.5 V.12. Test conditions shown in (a) of AC Test Loads unless otherwise noted.13. This part has a voltage regulator internally; tPOWER is the time that the power needs to be supplied above VDD(minimum) initially before a read or write operation

can be initiated.14. tCHZ, tCLZ, tOELZ, and tOEHZ are specified with AC test conditions shown in part (b) of AC Test Loads. Transition is measured ± 200 mV from steady-state voltage.15. At any voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data

bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z prior to low Z under the same system conditions.

16. This parameter is sampled and not 100% tested.

[+] Feedback


CY7C1325G


Timing DiagramsFigure 4. Read Cycle Timing[17]

Note17. On this diagram, when CE is LOW: CE1 is LOW, CE2 is HIGH and CE3 is LOW. When CE is HIGH: CE1 is HIGH or CE2 is LOW or CE3 is HIGH.

tCYC

t CLCLK

tADHtADS

ADDRESS

t CH

tAHtAS

A1

t CEHtCES

Data Out (Q) High-Z

t CLZtDOH

tCDVt OEHZ

t CDV

Single READ BURSTREAD

t OEV t OELZt CHZ

Burst wraps aroundto its initial state

tADVH

tADVS

tWEH

t WES

tADHtADS

Q(A2) Q(A2 + 1) Q(A2 + 2)Q(A1) Q(A2) Q(A2 + 1) Q(A2 + 2)Q(A2 + 3)

A2

ADV suspends burst

Deselect Cycle

DON’T CARE UNDEFINED

ADSP

ADSC

GW, BWE,BW[A:B]

CE

ADV

OE

[+] Feedback


CY7C1325G


Figure 5. Write Cycle Timing[18, 19]

Notes18. On this diagram, when CE is LOW: CE1 is LOW, CE2 is HIGH and CE3 is LOW. When CE is HIGH: CE1 is HIGH or CE2 is LOW or CE3 is HIGH.19. Full width write can be initiated by either GW LOW; or by GW HIGH, BWE LOW and BW[A:B] LOW.

Timing Diagrams (continued)

t CYC

tCL

CLK

tADHtADS

ADDRESS

tCH

tAHtAS

A1

tCEHtCES

High-Z

BURST READ BURST WRITE

D(A2) D(A2 + 1) D(A2 + 1)D(A1) D(A3) D(A3 + 1) D(A3 + 2)D(A2 + 3)

A2 A3

Extended BURST WRITE

D(A2 + 2)

Single WRITE

tADHtADStADHtADS

tOEHZ

tADVHtADVS

tWEHtWES

t DHtDS

tWEH

tWES

Byte write signals are ignored for first cycle whenADSP initiates burst

ADSC extends burst

ADV suspends burst


ADSP

ADSC

BWE,

BW[A:B]

GW

CE

ADV

OE

Data in (D)

Data Out (Q)

[+] Feedback


CY7C1325G


Figure 6. Read/Write Timing[20, 21, 22]

Notes20. On this diagram, when CE is LOW: CE1 is LOW, CE2 is HIGH and CE3 is LOW. When CE is HIGH: CE1 is HIGH or CE2 is LOW or CE3 is HIGH.21. The data bus (Q) remains in High Z following a WRITE cycle, unless a new read access is initiated by ADSP or ADSC.22. GW is HIGH.


tCYC

tCL

CLK

tADHtADS

ADDRESS

tCH

tAHtAS

A2

tCEHtCES

Single WRITE

D(A3)

A3 A4

BURST READBack-to-Back READs

High-Z

Q(A2) Q(A4) Q(A4+1) Q(A4+2) Q(A4+3)

tWEH

tWES

tOEHZ

tDHtDS

tCDV

tOELZ

A1 A5 A6

D(A5) D(A6)

Q(A1)

Back-to-BackWRITEs


ADSP

ADSC

BWE, BW [A:B]

CE

ADV

OE

Data In (D)

Data Out (Q)

[+] Feedback


CY7C1325G


Figure 7. ZZ Mode Timing[23, 24]

Notes23. Device must be deselected when entering ZZ mode. See Cycle Descriptions table for all possible signal conditions to deselect the device.24. DQs are in High Z when exiting ZZ sleep mode.


t ZZ

I SUPPLY

CLK

ZZ

t ZZREC

A LL INPUTS

(except ZZ)

DON’T CARE

I DDZZ

t ZZI

t RZZI

Outputs (Q) High-Z

DESELECT or READ Only

[+] Feedback


CY7C1325G


Ordering InformationThe table below contains only the parts that are currently available. If you don’t see what you are looking for, please contact your local sales representative. For more information, visit the Cypress website at www.cypress.com and refer to the product summary page at http://www.cypress.com/products Cypress maintains a worldwide network of offices, solution centers, manufacturer’s representatives and distributors. To find the officeclosest to you, visit us at http://www.cypress.com/go/datasheet/offices

Speed(MHz) Ordering Code

PackageDiagram Part and Package Type Operating

Range133 CY7C1325G-133AXC 51-85050 100-pin Thin Quad Flat Pack (14 x 20 x 1.4 mm) Pb-free Commercial

CY7C1325G-133BGC 51-85115 119-ball Ball Grid Array (14 x 22 x 2.4 mm) 100 CY7C1325G-100AXC 51-85050 100-pin Thin Quad Flat Pack (14 x 20 x 1.4 mm) Pb-free Commercial

Ordering Code Definitions

Temperature Range: X = C or IC = Commercial; I = IndustrialPackage Type: XX = AX or BGAX = 100-pin TQFP (Pb-free)BG = 119-ball BGASpeed Grade (XXX = 133 MHz / 100 MHz)Process Technology ≥ 90nm1325 = FT, 256 Kb × 18 (4 Mb)CY7C = Cypress SRAMs

XCY7C 1325 G - XXX XX

[+] Feedback

http://www.cypress.com

http://www.cypress.com/products/

http://www.cypress.com/go/datasheet/offices


CY7C1325G


Package DiagramsFigure 8. 100-pin TQFP (14 × 20 × 1.4 mm), 51-85050

Figure 9. 119-ball BGA (14 × 22 × 2.4 mm), 51-85115

51-85050 *C

51-85115 *C

[+] Feedback


CY7C1325G


Acronyms Document ConventionsUnits of MeasureAcronym Description

BGA ball grid array

CMOS complementary metal oxide semiconductor

CE chip enable

CEN clock enable

I/O input/output

OE output enable

SRAM static random access memory

TQFP thin quad flat pack

WE write enable

Symbol Unit of Measurens nano seconds

V Volts

µA micro Amperes

mA milli Amperes

mm milli meter

ms milli seconds

MHz Mega Hertz

pF pico Farad

W Watts

°C degree Celcius

[+] Feedback


CY7C1325G


Document History Page

Document Title: CY7C1325G, 4-Mbit (256 K × 18) Flow through Sync SRAMDocument Number: 38-05518

Revision ECN Orig. of Change

Submission Date Description of Change

** 224366 RKF See ECN New datasheet*A 283775 VBL See ECN Deleted 66 MHz

Changed TQFP package to Pb-Free TQFP in Ordering Information sectionAdded BG Pb-Free package

*B 333626 SYT See ECN Removed 117 MHz speed binModified Address Expansion balls in the pinouts for 100 TQFP and 119 BGA Packages as per JEDEC standards and updated the Pin Definitions accordinglyModified VOL, VOH test conditionsReplaced ‘Snooze’ with ‘Sleep’Replaced TBD’s for ΘJA and ΘJC to their respective values on the Thermal Resis-tance table Changed the package name for 100 TQFP from A100RA to A101Removed comment on the availability of BG Pb-Free packageUpdated the Ordering Information by shading and unshading MPNs as per availability

*C 418633 RXU See ECN Converted From Preliminary to FinalChanged address of Cypress Semiconductor Corporation on Page# 1 from “3901 North First Street” to “198 Champion Court”Modified test condition in Footnote from VDDQ < VDD to VDDQ < VDDModified “Input Load” to “Input Leakage Current except ZZ and MODE” in the Electrical Characteristics Table.Replaced Package Name column with Package Diagram in the Ordering Infor-mation tableReplaced Package Diagram of 51-85050 from *A to *BUpdated the Ordering Information

*D 480124 VKN See ECN Added the Maximum Rating for Supply Voltage on VDDQ Relative to GND.Updated the Ordering Information table.

*E 2756998 VKN 08/28/09 Included Soft Error Immunity DataModified Ordering Information table by including parts that are available and modified the disclaimer for the Ordering information.

*F 3036073 NJY 09/22/2010 Added Ordering Code Definitions.Updated Package Diagrams.Added Acronyms and Units of Measure.Minor edits and updated in new template.

*G 3052903 NJY 10/08/10 Removed the following pruned part from the ordering information table.CY7C1325G-100AXI

[+] Feedback


Document Number: 38-05518 Rev. *G Revised October 8, 2010 Page 21 of 21

All products and company names mentioned in this document may be the trademarks of their respective holders.

CY7C1325G

© Cypress Semiconductor Corporation, 2004-2010. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use ofany circuitry other than circuitry embodied in a Cypress product. Nor does it convey or imply any license under patent or other rights. Cypress products are not warranted nor intended to be used formedical, life support, life saving, critical control or safety applications, unless pursuant to an express written agreement with Cypress. Furthermore, Cypress does not authorize its products for use ascritical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress products in life-support systemsapplication implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress against all charges.

Any Source Code (software and/or firmware) is owned by Cypress Semiconductor Corporation (Cypress) and is protected by and subject to worldwide patent protection (United States and foreign),United States copyright laws and international treaty provisions. Cypress hereby grants to licensee a personal, non-exclusive, non-transferable license to copy, use, modify, create derivative works of,and compile the Cypress Source Code and derivative works for the sole purpose of creating custom software and or firmware in support of licensee product to be used only in conjunction with a Cypressintegrated circuit as specified in the applicable agreement. Any reproduction, modification, translation, compilation, or representation of this Source Code except as specified above is prohibited withoutthe express written permission of Cypress.

Disclaimer: CYPRESS MAKES NO WARRANTY OF ANY KIND, EXPRESS OR IMPLIED, WITH REGARD TO THIS MATERIAL, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIESOF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE. Cypress reserves the right to make changes without further notice to the materials described herein. Cypress does notassume any liability arising out of the application or use of any product or circuit described herein. Cypress does not authorize its products for use as critical components in life-support systems wherea malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress’ product in a life-support systems application implies that the manufacturerassumes all risk of such use and in doing so indemnifies Cypress against all charges.

Use may be limited by and subject to the applicable Cypress software license agreement.

Sales, Solutions, and Legal Information Worldwide Sales and Design SupportCypress maintains a worldwide network of offices, solution centers, manufacturer’s representatives, and distributors. To find the office closest to you, visit us at Cypress Locations.

ProductsAutomotive cypress.com/go/automotiveClocks & Buffers cypress.com/go/clocksInterface cypress.com/go/interfaceLighting & Power Control cypress.com/go/powerpsoc

cypress.com/go/plcMemory cypress.com/go/memoryOptical & Image Sensing cypress.com/go/imagePSoC cypress.com/go/psocTouch Sensing cypress.com/go/touchUSB Controllers cypress.com/go/USBWireless/RF cypress.com/go/wireless

PSoC Solutionspsoc.cypress.com/solutionsPSoC 1 | PSoC 3 | PSoC 5

[+] Feedback

http://www.cypress.com/go/locations

http://www.cypress.com/go/locations

http://www.cypress.com/go/products

http://www.cypress.com/go/products

http://www.cypress.com/?id=1936









































http://www.cypress.com/go/wireless

http://www.cypress.com/go/wireless




http://www.cypress.com/?id=1353&source=products












16-Bit, 200 MSPS/250 MSPSAnalog-to-Digital Converter

AD9467

Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners.

One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2010–2011 Analog Devices, Inc. All rights reserved.

FEATURES 75.5 dBFS SNR to 210 MHz at 250 MSPS 90 dBFS SFDR to 300 MHz at 250 MSPS SFDR at 170 MHz at 250 MSPS

92 dBFS at −1 dBFS 100 dBFS at −2 dBFS

60 fs rms jitter Excellent linearity at 250 MSPS

DNL = ±0.5 LSB typical INL = ±3.5 LSB typical

2 V p-p to 2.5 V p-p (default) differential full-scale input (programmable)

Integrated input buffer External reference support option Clock duty cycle stabilizer Output clock available Serial port control

Built-in selectable digital test pattern generation Selectable output data format

LVDS outputs (ANSI-644 compatible) 1.8 V and 3.3 V supply operation

APPLICATIONS Multicarrier, multimode cellular receivers Antenna array positioning Power amplifier linearization Broadband wireless Radar Infrared imaging Communications instrumentation

GENERAL DESCRIPTION The AD9467 is a 16-bit, monolithic, IF sampling analog-to-digital converter (ADC). It is optimized for high performance over wide bandwidths and ease of use. The product operates at a 250 MSPS conversion rate and is designed for wireless receivers, instrumentation, and test equipment that require a high dynamic range.

The ADC requires 1.8 V and 3.3 V power supplies and a low voltage differential input clock for full performance operation. No external reference or driver components are required for many applications. Data outputs are LVDS compatible (ANSI-644 compatible) and include the means to reduce the overall current needed for short trace distances.

FUNCTIONAL BLOCK DIAGRAM

162

16

2

PIPELINEADC

CLOCKAND TIMING

MANAGEMENT REF

LVDSOUTPUTSTAGING

AVDD1AGND DRVDD DRGNDAVDD2 AVDD3 SPIVDD

XVREF

AD9467BUFFER

VIN+

CLK+

CLK–

VIN–

CSBSDIOSCLK

OR+/OR–

D15+/D15–TOD0+/D0–

DCO+/DCO–

0902

9-00

1

Figure 1.

A data clock output (DCO) for capturing data on the output is provided for signaling a new output bit.

The internal power-down feature supported via the SPI typically consumes less than 5 mW when disabled.

Optional features allow users to implement various selectable operating conditions, including input range, data format select, and output data test patterns.

The AD9467 is available in a Pb-free, 72-lead, LFCSP specified over the −40°C to +85°C industrial temperature range.

PRODUCT HIGHLIGHTS 1. IF optimization capability used to improve SFDR. 2. Outstanding SFDR performance for IF sampling

applications such as multicarrier, multimode 3G, and 4G cellular base station receivers.

3. Ease of use: on-chip reference, high input impedance buffer, adjustable analog input range, and an output clock to simplify data capture.

4. Packaged in a Pb-free, 72-lead LFCSP package. 5. Clock duty cycle stabilizer (DCS) maintains overall ADC

performance over a wide range of input clock pulse widths. 6. Standard serial port interface (SPI) supports various

product features and functions, such as data formatting (offset binary, twos complement, or Gray coding).

AD9467

Rev. A | Page 2 of 32

TABLE OF CONTENTS Features .............................................................................................. 1

Applications....................................................................................... 1

General Description ......................................................................... 1

Functional Block Diagram .............................................................. 1

Product Highlights ........................................................................... 1

Revision History ............................................................................... 2

Specifications..................................................................................... 3

AC Specifications.......................................................................... 4

Digital Specifications ................................................................... 6

Switching Specifications .............................................................. 7

Absolute Maximum Ratings............................................................ 8

Thermal Impedance ..................................................................... 8

ESD Caution.................................................................................. 8

Pin Configuration and Function Descriptions............................. 9

Equivalent Circuits ......................................................................... 11

Typical Performance Characteristics ........................................... 12

Theory of Operation ...................................................................... 19

Analog Input Considerations ................................................... 19

Clock Input Considerations...................................................... 22

Serial Port Interface (SPI).............................................................. 26

Hardware Interface..................................................................... 26

Memory Map .................................................................................. 28

Reading the Memory Map Table.............................................. 28

Reserved Locations .................................................................... 28

Default Values ............................................................................. 28

Logic Levels ................................................................................. 28

Outline Dimensions ....................................................................... 32

Ordering Guide .......................................................................... 32

REVISION HISTORY 2/11—Rev. 0 to Rev. A Changes to Features Section............................................................ 1 Added Figure 24 and Figure 25; Renumbered Sequentially ..... 14 Changes to Differential Configurations Section and Figure 54 .......................................................................................... 21 Added Figure 55 to Figure 57........................................................ 21 Changes to Figure 65 and Figure 66............................................. 24 Changes to Addr. (Hex) 15, Bits[2:0], Addr. (Hex) 10, Bits[7:0], and Addr. (Hex) 10, Default Notes Column ............................... 29 Changes to Addr. (Hex) 36, Default Value (Hex) Column and Addr. (Hex) 107, Default Value (Hex) Column.......................... 30 10/10—Revision 0: Initial Version

AD9467


SPECIFICATIONS AVDD1 = 1.8 V, AVDD2 = 3.3 V, AVDD3 = 1.8 V, DRVDD = 1.8 V, specified maximum sampling rate, 2.5 V p-p differential input, 1.25 V internal reference, AIN = −1.0 dBFS, DCS on, default SPI settings, unless otherwise noted.

Table 1. AD9467BCPZ-200 AD9467BCPZ-250

Parameter1 Temp Min Typ Max Min Typ Max Unit RESOLUTION 16 16 Bits

ACCURACY No Missing Codes Full Guaranteed Guaranteed Offset Error Full −150 0 +150 −150 0 +150 LSB Gain Error Full −3.5 −0.2 +2.5 −3.5 −0.1 +2.5 %FSR Differential Nonlinearity (DNL)2 Full −0.8 ±0.4 +0.7 −0.6 ±0.5 +1.3 LSB Integral Nonlinearity (INL)2 Full −9.5 ±5 +9.5 −11.8 ±3.5 +9.5 LSB

TEMPERATURE DRIFT Offset Error Full ±0.020 ±0.023 %FSR/°C Gain Error Full ±0.011 ±0.036 %FSR/°C

ANALOG INPUTS Differential Input Voltage Range (Internal VREF = 1 V to 1.25 V) Full 2 2.5 2.5 2 2.5 2.5 V p-p Common-Mode Voltage 25°C 2.3 2.15 V

Differential Input Resistance 25°C 530 530 Ω

Differential Input Capacitance 25°C 3.5 3.5 pF

Analog Bandwidth 25°C 900 900 MHz

XVREF INPUT Input Voltage Full 1 1.25 1 1.25 V Input Capacitance Full 3 3 pF

POWER SUPPLY AVDD1 Full 1.75 1.8 1.85 1.75 1.8 1.85 V AVDD2 Full 3.0 3.3 3.6 3.0 3.3 3.6 V AVDD3 Full 1.7 1.8 1.9 1.7 1.8 1.9 V DRVDD Full 1.7 1.8 1.9 1.7 1.8 1.9 V IAVDD1 Full 485 536 580 514 567 618 mA IAVDD2 Full 49 55 61 49 55 61 mA IAVDD3 Full 21 24 27 27 31 35 mA IDRVDD Full 35 38 41 36 40 43 mA Total Power Dissipation (Including Output Drivers) Full 1.14 1.26 1.37 1.2 1.33 1.45 W Power-Down Dissipation Full 4.4 90 4.4 90 mW

1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and how these tests were completed. 2 Measured with a low input frequency, full-scale sine wave, with approximately 5 pF loading on each output bit.

http://www.analog.com/an-835

AD9467


AC SPECIFICATIONS AVDD1 = 1.8 V, AVDD2 = 3.3 V, AVDD3 = 1.8 V, DRVDD = 1.8 V, specified maximum sampling rate, 2.5 V p-p differential input, 1.25 V internal reference, AIN = −1.0 dBFS, DCS on, default SPI settings, unless otherwise noted.

Table 2. AD9467BCPZ-200 AD9467BCPZ-250 Parameter1 Temp Min Typ Max Min Typ Max Unit

ANALOG INPUT FULL SCALE 2.5 2/2.5 2.5 2/2.5 V p-p

SIGNAL-TO-NOISE RATIO (SNR) fIN = 5 MHz 25°C 74.6/76.4 74.7/76.4 dBFS fIN = 97 MHz 25°C 75.1 74.5/76.2 74.5/76.1 dBFS fIN = 97 MHz Full 73.8 dBFS fIN = 140 MHz 25°C 74.3/76.0 74.4/76.0 dBFS fIN = 170 MHz 25°C 74.2/75.8 74.7 74.3/75.8 dBFS fIN = 170 MHz Full 72.3 dBFS fIN = 210 MHz 25°C 73.9/75.5 74.0/75.5 dBFS fIN = 300 MHz 25°C 73.5/74.7 73.3/74.6 dBFS

SIGNAL-TO-NOISE AND DISTORTION RATIO (SINAD) fIN = 5 MHz 25°C 74.6/76.3 74.6/76.3 dBFS fIN = 97 MHz 25°C 74.7 74.5/76.2 74.4/76.0 dBFS fIN = 97 MHz Full 73.1 dBFS fIN = 140 MHz 25°C 74.3/75.9 74.4/76.0 dBFS fIN = 170 MHz 25°C 74.1/75.6 74.4 74.2/75.8 dBFS fIN = 170 MHz Full 71.8 dBFS fIN = 210 MHz 25°C 73.9/75.3 73.9/75.4 dBFS fIN = 300 MHz 25°C 73.3/74.3 73.1/74.4 dBFS

EFFECTIVE NUMBER OF BITS (ENOB) fIN = 5 MHz 25°C 12.1/12.4 12.1/12.4 Bits fIN = 97 MHz 25°C 12.1/12.4 12.1/12.3 Bits fIN = 97 MHz Full Bits fIN = 140 MHz 25°C 12.1/12.3 12.1/12.3 Bits fIN = 170 MHz 25°C 12.0/12.3 12.0/12.3 Bits fIN = 170 MHz Full Bits fIN = 210 MHz 25°C 12.0/12.2 12.0/12.2 Bits fIN = 300 MHz 25°C 11.9/12.0 11.9/12.1 Bits

SPURIOUS-FREE DYNAMIC RANGE (SFDR) (INCLUDING SECOND AND THIRD HARMONIC DISTORTION)2

fIN = 5 MHz 25°C 95/95 98/97 dBFS fIN = 97 MHz 25°C 86 95/95 95/93 dBFS fIN = 97 MHz Full 83 dBFS fIN = 140 MHz 25°C 94/93 94/95 dBFS fIN = 170 MHz 25°C 95/90 84 93/92 dBFS fIN = 170 MHz Full 84 dBFS fIN = 210 MHz 25°C 93/88 93/92 dBFS fIN = 300 MHz 25°C 92/86 93/90 dBFS

SPURIOUS-FREE DYNAMIC RANGE (SFDR) (INCLUDING SECOND AND THIRD HARMONIC DISTORTION)2

fIN = 5 MHz @ −2 dB Full Scale Full 100/96 100/100 dBFS fIN = 97 MHz @ −2 dB Full Scale Full 100/98 97/97 dBFS fIN = 140 MHz @ −2 dB Full Scale Full 98/96 100/95 dBFS fIN = 170 MHz @ −2 dB Full Scale Full 96/93 100/100 dBFS fIN = 210 MHz @ −2 dB Full Scale Full 94/93 93/93 dBFS fIN = 300 MHz @ −2 dB Full Scale Full 90/89 90/90 dBFS

AD9467


AD9467BCPZ-200 AD9467BCPZ-250 Parameter1 Temp Min Typ Max Min Typ Max Unit

WORST OTHER (EXCLUDING SECOND AND THIRD HARMONIC DISTORTION)2

fIN = 5 MHz 25°C 96/98 98/97 dBFS fIN = 97 MHz 25°C 86 97/97 97/93 dBFS fIN = 97 MHz Full 83 dBFS fIN = 140 MHz 25°C 97/96 97/95 dBFS fIN = 170 MHz 25°C 98/98 90 97/93 dBFS fIN = 170 MHz Full 87 dBFS fIN = 210 MHz 25°C 96/97 97/95 dBFS fIN = 300 MHz 25°C 95/95 97/95 dBFS

TWO-TONE INTERMODULATION DISTORTION (IMD)— AIN1 AND AIN2 = −7.0 dBFS @ 2.5 V p-p FS

fIN1 = 70 MHz, fIN2 = 72 MHz 25°C 95 97 dBFS fIN1 = 170 MHz, fIN2 = 172 MHz 25°C 93 91 dBFS

1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and how these tests were completed. 2 See the SFDR Optimization—Buffer Current Adjustment section for optimum settings.


AD9467


DIGITAL SPECIFICATIONS AVDD1 = 1.8 V, AVDD2 = 3.3 V, AVDD3 = 1.8 V, DRVDD = 1.8 V, specified maximum sampling rate, 2.5 V p-p differential input, 1.25 V internal reference, AIN = −1.0 dBFS, DCS on, default SPI settings, unless otherwise noted.

Table 3. AD9467BCPZ-200 AD9467BCPZ-250

Parameter1 Temp Min Typ Max Min Typ Max Unit CLOCK INPUTS (CLK+, CLK−)

Logic Compliance CMOS/LVDS/LVPECL CMOS/LVDS/LVPECL Differential Input Voltage2 Full 250 250 mV p-p Input Common-Mode Voltage Full 0.8 0.8 V Input Resistance (Differential) 25°C 20 20 kΩ Input Capacitance 25°C 2.5 2.5 pF

LOGIC INPUTS (SCLK, CSB, SDIO) Logic 1 Voltage Full 1.2 3.6 1.2 3.6 V Logic 0 Voltage Full 0.3 0.3 V Input Resistance 25°C 30 30 kΩ Input Capacitance 25°C 0.5 0.5 pF

LOGIC OUTPUT (SDIO)3 Logic 1 Voltage (IOH = 800 μA) Full 1.7/3.1 1.7/3.1 V Logic 0 Voltage (IOL = 50 μA) Full 0.3 0.3 V

DIGITAL OUTPUTS (D0+ to D15+, D0− to D15−, DCO+, DCO−, OR+, OR−)

Logic Compliance LVDS LVDS Differential Output Voltage (VOD) Full 247 545 247 545 mV Output Offset Voltage (VOS) Full 1.125 1.375 1.125 1.375 V Output Coding (Default) Offset binary Offset binary

1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and how these tests were completed. 2 This is specified for LVDS and LVPECL only. 3 This depends on if SPIVDD is tied to a 1.8 V or 3.3 V supply.


AD9467


SWITCHING SPECIFICATIONS AVDD1 = 1.8 V, AVDD2 = 3.3 V, AVDD3 = 1.8 V, DRVDD = 1.8 V, specified maximum sampling rate, 2.5 V p-p differential input, 1.25 V internal reference, AIN = −1.0 dBFS, DCS on, default SPI settings, unless otherwise noted.

Table 4. AD9467BCPZ-200 AD9467BCPZ-250 Parameter1 Temp Min Typ Max Min Typ Max Unit CLOCK2

Clock Rate Full 50 200 50 250 MSPS Clock Pulse Width High (tCH) Full 2.5 2 ns Clock Pulse Width Low (tCL) Full 2.5 2 ns

OUTPUT PARAMETERS2, 3 Propagation Delay (tPD) 25°C 0.2 1.2 ns Rise Time (tR) (20% to 80%) 25°C 200 200 ps Fall Time (tF) (20% to 80%) 25°C 200 200 ps DCO Propagation Delay (tCPD) 25°C 0.3 1.3 ns DCO to Data Delay (tSKEW) Full −460 −100 +100 −460 −100 +100 ps Wake-Up Time (Power-Down) Full 100 100 ms Pipeline Latency Full 16 16 Clock cycles

APERTURE Aperture Delay (tA) 25°C 1.2 1.2 ns Aperture Uncertainty (Jitter) 25°C 60 60 fs rms Out-of-Range Recovery Time 25°C 1 1 Clock cycles

1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and how these tests were completed. 2 Can be adjusted via the SPI interface. 3 Measurements were made using a part soldered to FR-4 material.

Timing Diagrams

0902

9-00

2

N – 1

N + 1 N + 2

N + 3

N + 4N + 5

N

tA

tCH tCL1/fs

tSKEW

tCPD

tPD

CLK+

CLK–

DCO+

DCO–

D14+/D15+ (MSB)

D14–/D15– (MSB)

D0+/D1+ (MSB)

D0–/D1– (MSB)

VIN±

D15 D14 D15 D14 D15 D14 D15 D14 D15 D14 D15 D14

D1 D0 D1 D0 D1 D0 D1 D0 D1 D0 D1 D0

...

Figure 2. 16-Bit Output Data Timing


AD9467


ABSOLUTE MAXIMUM RATINGS Table 5.

Parameter With Respect To Rating

Electrical AVDD1, AVDD3 AGND −0.3 V to +2.0 V AVDD2, SPIVDD AGND −0.3 V to +3.9 V DRVDD DRGND −0.3 V to +2.0 V AGND DRGND −0.3 V to +0.3 V AVDD2, SPIVDD AVDD1,

AVDD3 −2.0 V to +3.9 V

AVDD1, AVDD3 DRVDD −2.0 V to +2.0 V AVDD2, SPIVDD DRVDD −2.0 V to +3.9 V Digital Outputs (Dx+,

Dx−, OR+, OR−, DCO+, DCO−)

DRGND −0.3 V to DRVDD + 0.2 V

CLK+, CLK− AGND −0.3 V to AVDD1 + 0.2 V VIN+, VIN− AGND −0.3 V to AVDD2 + 0.3 V XVREF AGND −0.3 V to AVDD1 + 0.2 V SCLK, CSB, SDIO AGND −0.3 V to SPIVDD + 0.2 V

Environmental Operating Temperature

Range (Ambient) −40°C to +85°C

Maximum Junction Temperature

150°C

Lead Temperature (Soldering, 10 sec)

300°C

Storage Temperature Range (Ambient)

−65°C to +150°C

Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only; functional operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.

THERMAL IMPEDANCE

Table 6. Air Flow Velocity (m/sec) θJA

1, 2 θJB1, 3, 4 θJC

1, 5 Unit 0.0 15.7°C/W 7.5°C/W 0.5° °C/W 1.0 13.7°C/W N/A N/A °C/W 2.5 12.3°C/W N/A N/A °C/W 1 Per JEDEC 51-7, plus JEDEC 51-5 2S2P test board. 2 Per JEDEC JESD51-2 (still air) or JEDEC JESD51-6 (moving air). 3 Per JEDEC JESD51-8 (still air). 4 N/A = not applicable. 5 Per MIL-STD 883, Method 1012.1.

ESD CAUTION

AD9467


PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

123456789

10111213141516

AVDD1AVDD1AVDD1AVDD1

CLK+CLK–

AVDD1AVDD1AVDD1AGND

AVDD1AVDD1AVDD1AGND

AVDD1AGND

17DRGND18DRVDD

19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

D1–

/D0–

D1+

/D0+

D3–

/D2–

D3+

/D2+

D5–

/D4–

D5+

/D4+

D7–

/D6–

D7+

/D6+

DC

O–

DC

O+

D9–

/D8–

D9+

/D8+

D11

–/D

10–

D11

+/D

10+

D13

–/D

12–

D13

+/D

12+

35D

15–/

D14

–36

D15

+/D

14+

545352515049484746454443424140393837

AVDD1AVDD1AVDD1SPIVDDCSBSCLKSDIODNCAVDD1AGNDAVDD3AGNDAVDD3AGNDOR+OR–DRGNDDRVDD

NOTES1. DNC = DO NOT CONNECT.2. EXPOSED THERMAL PAD MUST BE CONNECTED TO AGND.

72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55

AVD

D1

AVD

D1

AVD

D1

AVD

D2

AVD

D2

VIN

–VI

N+

AVD

D2

AVD

D2

AVD

D1

AVD

D1

AVD

D1

AVD

D1

AVD

D1

AVD

D1

XVR

EFA

VDD

1A

VDD

1

0902

9-00

3

PIN 1INDICATOR

AD9467TOP VIEW

(Not to Scale)

Figure 3. Pin Configuration, Top View

Table 7. Pin Function Descriptions Pin No. Mnemonic Description 0 EPAD Exposed Paddle. The exposed paddle must be connected to AGND. 10, 14, 16, 41, 43, 45 AGND Analog Ground. 1, 2, 3, 4, 7, 8, 9, 11, 12, 13, 15, 46, 52, 53, 54, 55, 56, 58, 59, 60, 61, 62, 63, 70, 71, 72

AVDD1 1.8 V Analog Supply.

64, 65, 68, 69 AVDD2 3.3 V Analog Supply. 42, 44 AVDD3 1.8 V Analog Supply. 51 SPIVDD 1.8 V or 3.3 V SPI Supply 17, 38 DRGND Digital Output Driver Ground. 18, 37 DRVDD 1.8 V Digital Output Driver Supply. 67 VIN− Analog Input Complement. 66 VIN+ Analog Input True. 6 CLK− Clock Input Complement. 5 CLK+ Clock Input True. 19 D1−/D0− D1 and D0 (LSB) Digital Output Complement. 20 D1+/D0+ D1 and D0 (LSB) Digital Output True. 21 D3−/D2− D3 and D2 Digital Output Complement. 22 D3+/D2+ D3 and D2 Digital Output True. 23 D5−/D4− D5 and D4 Digital Output Complement. 24 D5+/D4+ D5 and D4 Digital Output True. 25 D7−/D6− D7 and D6 Digital Output Complement. 26 D7+/D6+ D7 and D6 Digital Output True. 29 D9−/D8− D9 and D8 Digital Output Complement. 30 D9+/D8+ D9 and D8 Digital Output True. 31 D11−/D10− D11 and D10 Digital Output Complement. 32 D11+/D10+ D11 and D10 Digital Output True. 33 D13−/D12− D13 and D12 Digital Output Complement. 34 D13+/D12+ D13 and D12 Digital Output True. 35 D15−/D14− D15 (MSB) and D14 Digital Output Complement.

AD9467


Pin No. Mnemonic Description 36 D15+/D14+ D15 (MSB) and D14 Digital Output True. 27 DCO− Data Clock Digital Output Complement. 28 DCO+ Data Clock Digital Output True. 39 OR− Out-of-Range Digital Output Complement. 40 OR+ Out-of-Range Digital Output True. 47 DNC Do Not Connect (Leave Pin Floating). 48 SDIO Serial Data Input/Output. 49 SCLK Serial Clock. 50 CSB Chip Select Bar. 57 XVREF External VREF Option.

AD9467


EQUIVALENT CIRCUITS

VIN+

AVDD2

BUF

VIN–

AVDD2

BUF

265Ω

265Ω

BUF

AVDD2

VCML2.15V/2.30V

0902

9-00

4

Figure 4. Equivalent Analog Input Circuit

0.8V10kΩ

10kΩ 10kΩ

10kΩCLK+ CLK–

AVDD1

0902

9-00

5

Figure 5. Equivalent Clock Input Circuit

DRVDD

DRGND

Dx– Dx+

V

V

V

V

0902

9-00

7

Figure 6. Equivalent Digital Output Circuit

SCLK, SDIOAND CSB

30kΩ

345Ω

0902

9-00

8

Figure 7. Equivalent SCLK, SDIO, and CSB Input Circuit

0902

9-01

1

SPIVDD

SDIO

Figure 8. Equivalent SDIO Output Circuit

0902

9-10

9

1kΩ

3pF

XVREF

Figure 9. Equivalent External VREF Input Circuit (When Enabled)

AD9467


TYPICAL PERFORMANCE CHARACTERISTICS AVDD1 = 1.8 V, AVDD2 = 3.3 V, AVDD3 = 1.8 V, DRVDD = 1.8 V, specified maximum sampling rate, 2.5 V p-p differential input, 1.25 V internal reference, AIN = −1.0 dBFS, DCS on, default SPI settings, unless otherwise noted, buffer current optimized for best SFDR performance.

0 10 20 30 40 60 70 9050 80 100

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

0

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)

AIN = –1.0dBFSSNR = 76.5dBFSENOB = 12.4 BITSSFDR = 95.4dBFS

Figure 10. Single-Tone FFT with fIN = 4.3 MHz, 2.5 V p-p FS, AD9467-200

0

–20

–40

–60

–80

–100

–120

–1400 10 20 30 40 60 70 9050 80 100

0902

9-11

1

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0

–20

–40

–60

–80

–100

–120

–1400 10 20 30 40 60 70 9050 80 100

0902

9-11

2

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0

–20

–40

–60

–80

–100

–120

–1400 10 20 30 40 60 70 9050 80 100

0902

9-11

3

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 10 20 30 40 60 70 9050 80 100

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

4

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 10 20 30 40 60 70 9050 80 100

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

5

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



AD9467


0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

6

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

7

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

8

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-11

9

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-12

0

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140 0902

9-12

1

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)



AD9467


70

75

80

85

90

95

100

105

110

71

72

73

74

75

76

77

78

100 120 140 160 180 200 220

SFD

R (d

BFS

)

SNR

(dB

FS)

SAMPLE RATE (MSPS)

SFDR

SNR

0902

9-12

3

Figure 22. SNR/SFDR vs. fSAMPLE, fIN = 97.3 MHz, 2.5 V p-p FS, AD9467-200

210 215 220 225 230 235 240 245 25070

75

80

85

90

95

100

105

110

71

72

73

74

75

76

77

78

SFD

R (d

BFS

)

SNR

(dB

FS)

SAMPLE RATE (MSPS)

SFDR

SNR

0902

9-12

5

Figure 23. SNR/SFDR vs. fSAMPLE, fIN = 97.3 MHz, 2.5 V p-p FS, AD9467-250

80

85

90

95

100

105

100 120 140 160 180 200 220

SFD

R (d

BFS

)

SAMPLE RATE (MSPS)

fIN = 4.3MHzfIN = 97.3MHzfIN = 170.3MHzfIN = 290.3MHz

0902

9-22

4

Figure 24. SFDR vs. fSAMPLE, 2.5 V p-p FS, AD9467-200

80

82

84

86

88

90

92

94

96

98

100

160 170 180 190 200 210 220 230 240 250

SFD

R (d

BFS

)

SAMPLE RATE (MSPS) 0902

9-22

5

fIN = 4.3MHzfIN = 97.3MHzfIN = 170.3MHzfIN = 300.3MHz

Figure 25. SFDR vs. fSAMPLE, 2.5 V p-p FS, AD9467-250

70

75

80

85

90

95

100

105

110

71

72

73

74

75

76

77

78

0 50 100 150 200 250 300

SFD

R (d

BFS

)

SNR

(dB

FS)

ANALOG INPUT FREQUENCY (MHz)

SNR = 2.0V p-p FSSNR = 2.5V p-p FSSFDR = 2.0V p-p FSSFDR = 2.5V p-p FS

0902

9-12

6

Figure 26. SNR/SFDR vs. fIN, 2.0/2.5 V p-p FS, AD9467-200

70

75

80

85

90

95

100

105

110

71

72

73

74

75

76

77

78

0 50 100 150 200 250 300

SFD

R (d

BFS

)

SNR

(dB

FS)


SNR = 2.0V p-p FSSNR = 2.5V p-p FSSFDR = 2.0V p-p FSSFDR = 2.5V p-p FS

0902

9-12

7

Figure 27. SNR/SFDR vs. fIN, 2.0/2.5 V p-p FS, AD9467-250

AD9467


0 10 20 30 40 60 70 9050 80 100

0

–20

–40

–60

–80

–100

–120

–140

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)

AIN1 AND AIN2 = –7dBFSSFDR = 94.6dBFSIMD2 = 94.6dBFSIMD3 = 95.9dBFS

0902

9-12

8

Figure 28. Two-Tone FFT with fIN1 = 70 MHz and fIN2 = 72 MHz,

2.5 V p-p FS, AD9467-200

0 10 20 30 40 60 70 9050 80 100

0

–20

–40

–60

–80

–100

–120

–140

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)


0902

9-12

9

Figure 29. Two-Tone FFT with fIN1 = 170 MHz and fIN2 = 172 MHz, 2.5 V p-p FS, AD9467-200

0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)


0902

9-13

0

Figure 30. Two-Tone FFT with fIN1 = 70 MHz and fIN2 = 72 MHz, 2.5 V p-p FS, AD9467-250

0 20 40 60 10080 120

0

–20

–40

–60

–80

–100

–120

–140

AM

PLIT

UD

E (d

BFS

)

FREQUENCY (MHz)


0902

9-13

1

Figure 31. Two-Tone FFT with fIN1 = 170 MHz and fIN2 = 172 MHz,

2.5 V p-p FS, AD9467-250

0

20

40

60

80

100

120

–65

–55

–45

–35

–25

–23

–21

–19

–17

–15

–13

–11 –9 –7 –5 –3 –1

SNR

/SFD

R (d

B)

ANALOG INPUT LEVEL (dBFS)

SNR FSSFDR FSSFDR dBcSNR dBc

0902

9-13

2

Figure 32. SNR/SFDR vs. Analog Input Level, fIN = 97.3 MHz, 2.5 V p-p FS,

AD9467-200

0

20

40

60

80

100

120

–65

–55

–45

–35

–25

–23

–21

–19

–17

–15

–13

–11 –9 –7 –5 –3 –1

SNR

/SFD

R (d

B)

ANALOG INPUT LEVEL (dBFS) 0902

9-13

3

SFDR FSSFDR dBcSNR FSSNR dBc

Figure 33. SNR/SFDR vs. Analog Input Level, fIN = 97.3 MHz, 2.5 V p-p FS,

AD9467-250

AD9467


70

75

80

85

90

95

100

SNR

/SFD

R (d

BFS

)

TEMPERATURE (°C)

–40

–30

–20

–10 0 2010 30 40 50 60 70 80–35

–25

–15 –5 5 2515 35 45 55 65 75 85

SINAD

SFDR

0902

9-13

4

Figure 34. SINAD/SFDR vs. Temperature, fIN = 97.3 MHz, 2.5 V p-p FS, AD9467-200

70

75

80

85

90

95

100

SNR

/SFD

R (d

BFS

)

TEMPERATURE (°C)

–40

–30

–20

–10 0 2010 30 40 50 60 70 80–35

–25

–15 –5 5 2515 35 45 55 65 75 85

SINAD

SFDR

0902

9-13

5

Figure 35. SINAD/SFDR vs. Temperature, fIN = 97.3 MHz, 2.5 V p-p FS, AD9467-250

6000

1200

0

1800

0

2400

0

3600

0

4200

0

6000

0

3000

0

4800

0

5400

0

3.75

0902

9-13

6

INL

ERR

OR

(LSB

)

CODE

3.00

2.25

1.50

0.75

0

0.75

–1.50

–2.25

–3.00

–3.75

Figure 36. INL, fIN = 4.3 MHz, 2.5 V p-p FS, AD9467-200

6000

1200

0

1800

0

2400

0

3600

0

4200

0

6000

0

3000

0

4800

0

5400

0

0902

9-13

7

DN

L ER

RO

R (L

SB)

CODE

–0.8

–0.6

–0.4

–0.2

0

0.2

0.4

0.6

0.8

Figure 37. DNL, fIN = 4.3 MHz, 2.5 V p-p FS, AD9467-200

1000

0

2000

0

3000

0

4000

0

5000

0

6000

0

6

8

0902

9-13

8

INL

ERR

OR

(LSB

)

CODE

4

2

0

–2

–4

–6

–8

Figure 38. INL, fIN = 4.3 MHz, 2.5 V p-p FS, AD9467-250

6000

1200

0

1800

0

2400

0

3600

0

4200

0

6000

0

3000

0

4800

0

5400

0

0902

9-13

9

DN

L ER

RO

R (L

SB)

CODE

–0.8

–0.6

–0.4

–0.2

0

0.2

0.4

0.6

0.8

Figure 39. DNL, fIN = 4.3 MHz, 2.5 V p-p FS, AD9467-250

AD9467


20

30

40

50

60

70

80

90

100

1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5

SNR

/SFD

R (d

BFS

/dB

c)

ANALOG INPUT COMMON-MODE VOLTAGE (V)

DEFAULT CMV

SFDR

SNR

0902

9-14

0

Figure 40. SNR/SFDR vs. Analog Input Common-Mode Voltage, AIN = 100 MHz, 2.5 V p-p FS, AD9467-250

20

30

40

50

60

70

80

90

100

1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6

SNR

/SFD

R (d

BFS

/dB

c)

ANALOG INPUT COMMON-MODE VOLTAGE (V)

DEFAULT CMV

SFDR

SNR

0902

9-14

1

Figure 41. SNR/SFDR vs. Analog Input Common-Mode Voltage, AIN = 100 MHz, 2.5 V p-p FS, AD9467-200

–70

–60

–50

–40

–30

–20

–10

0

0 50 100 150 200 250 300

CM

RR

(dB

)

FREQUENCY (MHz) 0902

9-14

2

Figure 42. Common-Mode Rejection Ratio (CMRR), AD9467-250

20

15

10

5

0

1M 10M 100M 1G 10G 100G

AM

PLIT

UD

E (d

B)

FREQUENCY (Hz)

–3dB BANDWIDTH = 4466MHz

0902

9-14

3

Figure 43. Analog Input Bandwidth AD9467-250

0

50,000

100,000

150,000

200,000

250,000

300,000

NU

MB

ER O

F H

ITS

CODE

N –

15

N –

14

N –

13

N –

12

N –

11N

– 1

0N

– 9

N –

8N

– 7

N –

6N

– 5

N –

4N

– 3

N –

2N

– 1 N

N +

1N

+ 2

N +

3N

+ 4

N +

5N

+ 6

N +

7N

+ 8

N +

9N

+ 1

0N

+11

N +

12

N +

13

N +

14

0.88 LSB rms

0902

9-14

4

Figure 44. Input-Referred Noise Histogram, 2.5 V p-p FS, AD9467-250

0

50,000

100,000

150,000

200,000

250,000

300,000

NU

MB

ER O

F H

ITS

0.88 LSB rms

0902

9-14

5

CODE

N –

15

N –

14

N –

13

N –

12

N –

11N

– 1

0N

– 9

N –

8N

– 7

N –

6N

– 5

N –

4N

– 3

N –

2N

– 1 N

N +

1N

+ 2

N +

3N

+ 4

N +

5N

+ 6

N +

7N

+ 8

N +

9N

+ 1

0N

+11

N +

12

N +

13

N +

14

Figure 45. Input-Referred Noise Histogram, 2.5 V p-p FS, AD9467-200

AD9467


–90

–85

–80

–75

–70

–65

–60

–55

70 80 90 100

110

120

130

140

150

160

170

180

190

200

210

220

230

240

250

260

270

280

290

300

PSR

R (d

B)


AVDD1

AVDD2

DRVDD

0902

9-14

6

Figure 46. Power Supply Rejection (PSR), AD9467-250

70

75

80

85

90

95

100

0 50 100 150 200 250 300

SFD

R (d

BFS

)

BUFFER CURRENT PERCENTAGE (%)

4MHz97MHz140MHz170MHz210MHz290MHz

0902

9-24

7

Figure 47. SFDR Performance vs. Buffer Current Percentage Over Analog Input Frequency, AD9467-200

75

80

85

90

95

100

105

0 50 100 150 200 250 300

SFD

R (d

BFS

)

BUFFER CURRENT PERCENTAGE (%)

4MHz97MHz140MHz170MHz210MHz290MHz

0902

9-24

8

Figure 48. SFDR Performance vs. Buffer Current Percentage Over Analog Input Frequency, AD9467-250

AD9467


THEORY OF OPERATION The AD9467 architecture consists of an input-buffered pipe-lined ADC that consists of a 3-bit first stage, a 4-bit second stage, followed by four 3-bit stages and a final 3-bit flash. Each stage provides sufficient overlap to correct for flash errors in the preceding stage.

The input buffer provides a linear high input impedance (for ease of drive) and reduces the kick-back from the ADC. The buffer is optimized for high linearity, low noise, and low power. The quantized outputs from each stage are combined into a final 16-bit result in the digital correction logic. The pipelined architecture permits the first stage to operate with a new input sample while the remaining stages operate with preceding samples. Sampling occurs on the rising edge of the clock.

Each stage of the pipeline, excluding the last, consists of a low resolution flash ADC connected to a switched-capacitor DAC and an interstage residue amplifier (for example, a multiplying digital-to-analog converter (MDAC)). The residue amplifier magnifies the difference between the reconstructed DAC output and the flash input for the next stage in the pipeline. One bit of redundancy is used in each stage to facilitate digital correction of flash errors. The last stage simply consists of a flash ADC.

The output staging block aligns the data, corrects errors, and passes the data to the output buffers.

ANALOG INPUT CONSIDERATIONS The analog input to the AD9467 is a differential buffer. For best dynamic performance, the source impedances driving VIN+ and VIN− should be matched such that common-mode settling errors are symmetrical. The analog input is optimized to provide superior wideband performance and requires that the analog inputs be driven differentially. SNR and SINAD performance degrades significantly if the analog input is driven with a single-ended signal.

In either case, a small resistor in series with each input can help reduce the peak transient current injected from the output stage of the driving source. In addition, low Q inductors or ferrite beads can be placed on each leg of the input to reduce high differential capacitance at the analog inputs and, therefore, achieve the maximum bandwidth of the ADC. Such use of low Q inductors or ferrite beads is required when driving the converter front end at high IF frequencies. Either a shunt capacitor or two single-ended capacitors can be placed on the inputs to provide a matching passive network. This ultimately creates a low-pass filter at the input to limit unwanted broadband noise. See the AN-742 Application Note, the AN-827 Application Note, the AN-935 Application Note, and the Analog Dialogue article “Transformer-Coupled Front-End for Wideband A/D Converters” (Volume 39, April 2005) for more information. In general, the precise values depend on the application.

For best dynamic performance, the source impedances driving VIN+ and VIN− should be matched such that common-mode settling errors are symmetrical. These errors are reduced by the common-mode rejection of the ADC.

Maximum SNR performance is achieved by setting the ADC to the largest span in a differential configuration. In the default case of the AD9467, the largest input span available is 2.5 V p-p. For other input full-scale options, see the Full-Scale and Reference Options section.

SFDR Optimization—Buffer Current Adjustment

Using Register 36 and Register 107, the buffer currents can be changed as a percentage to optimize the SFDR over various input frequencies and bandwidths of interest. As the input buffer currents are set, this does change the amount of current required by AVDD2. However, the current consumption is small in comparison to the overall currents required by this supply. The current specifications listed in Table 1 incorporate this variation. For a complete list of buffer current settings, see Table 13 for more details.

The following buffer current settings reflect the performance that can be achieved using the input networks as described in Figure 51 and Figure 52. These curves describe the percentages used to obtain data sheet typical specifications for both the 250 MSPS and 200 MSPS parts. For example, when using IFs from 150 MHz to 250 MHz, 160% is actually the average of the entire buffer current. Therefore, both Register 36 and Register 107 need to be set to 160%.

AD9467BCPZ-250 buffer current settings:

• DC to 150 MHz at 80% (default setting) • 150 MHz to 250 MHz at 160% • 250 MHz and higher at 210%

80

82

84

86

88

90

92

94

96

98

100

0 50 100 150 200 250 300

SFD

R (d

BFS

)


80%160%210%

0902

9-14

7

Figure 49. Buffer Current Sweeps, 2.5 V p-p, AD9467-250




http://www.analog.com/library/analogDialogue/archives/39-04/transformer.html

http://www.analog.com/library/analogDialogue/archives/39-04/transformer.html

AD9467


AD9467BCPZ-200 buffer current settings:

• DC to 150 MHz at 80% (default setting) • 150 MHz to 250 MHz at 100% • 250 MHz and higher at 160%

80

82

84

86

88

90

92

94

96

98

100

SFD

R (d

BFS

)


80%100%160%

0902

9-14

8

0 50 100 150 200 250 300

Figure 50. Buffer Current Sweeps, 2.5 V p-p, AD9467-200

Note that for sample rates less than 150 MSPS and analog inputs less than 100 MHz, it is recommended to set the buffer current to 0%. Depending on the input network design and frequency band of interest, the optimum buffer current settings may be slightly different than the input network recommendations shown in Figure 53 and Figure 54.

Differential Input Configurations

There are several ways to drive the AD9467, either actively or passively; however, optimum performance is achieved by driving the analog input differentially.

For applications where SNR and SFDR are key parameters, differential transformer coupling is the recommended input configuration (see Figure 51 and Figure 52) because the noise performance of most amplifiers is not adequate to achieve the true performance of the AD9467.

Regardless of the configuration, the value of the shunt capacitor, C, is dependent on the input frequency and may need to be reduced or removed (see Figure 51, Figure 52, and Figure 53)

Using the ADL5562 or ADL5201 differential drivers to drive the AD9467 provides an excellent and flexible gain option to interface to the ADC (see Figure 54 and Figure 56) for both baseband and high IF applications. Using an amplifier also provides better isolation from the preceding stages as well as better pass-band flatness. Performance plots of these amplifiers can also be seen in Figure 55 and Figure 57.

When using any dc-coupled amplifier, the user has the option to disconnect the input common-mode voltage buffer from the analog inputs. This allows the common-mode output pin of the amplifier to set this voltage between the interface of the two devices. Otherwise, use an ac coupling capacitor in series on each of the analog input as shown in Figure 54 for IF applica-tions that do not require dc coupling. See the Memory Map section for more details.

AIN+

AIN–

3.5pF530ΩADC

INTERNALINPUT Z

AD9467

4.7pF24Ω

24Ω

0.1µF

0.1µF

0.1µF0.1µF

33Ω

33Ω

SMA 33Ω

33Ω

ADT1-1WT

0.1µF

0.1µF

ADT1-1WT10nH 0.1µF

INPUTZ = 50Ω

0902

9-04

0

Figure 51. Differential Transformer-Coupled Configuration for Baseband Applications up to 150 MHz

AIN+

AIN–

3.5pF530ΩADC

INTERNALINPUT Z

AD9467

1.8pF20Ω

20Ω

0.1µF

0.1µF

0.1µF0.1µF

33Ω

33Ω

SMA 15Ω

15Ω

ADT1-1WT

0.1µF

0.1µF

ADT1-1WT10nH 0.1µF

INPUTZ = 50Ω

0902

9-04

1

Figure 52. Differential Transformer-Coupled Configuration for IF Applications from 150 MHz to 300 MHz

123

4 5

678

ANARENB0205F5050A00

C30.1μF

C20.1μF

C10.1μF

VCM

ANALOGIN

R233Ω

R133Ω

R815Ω

R715Ω

R615Ω

R515Ω

R350Ω

R450Ω

C68.2pF

C58.2pF

AIN–

AIN+

AD9467

0902

9-15

1

Figure 53. Wideband Balun-Coupled Configuration for IF Applications Up Greater Than 100 MHz

http://www.analog.com/adl5562

http://www.analog.com/ADL5201

http://www.analog.com/ada4960

AD9467


5pF750Ω AD9467

0.1µF

3.3V

1:1RATIO

AC0.1µF

0.1µF

0.1µF

20Ω

20Ω

15Ω 220nH

220nH

40Ω

50Ω

40Ω 15Ω

0902

9-25

4

ADL5562

Figure 54. Wideband Differential Amplifier Input Configuration Using the ADL5562

0 15 30 45 75 90

4 635 2*

12060 105

0

0902

9-25

5

AM

PLIT

UD

E (d

B)

FREQUENCY (MHz)

–15

–30

–45

–60

–75

–90

–105

–120

–135

AIN = –1dBFSSNR = 73.8dBFSSFDR = 91.1dBFSIF = 100MHzfS = 250MSPS

Figure 55. Single-Tone FFT Performance Plot Using the ADL5562 Amplifier, Gain = 6 dB, and the AD9467-250

0902

9-25

6

14pF75Ω

75Ω

DIGITALINTERFACE

AD9467

0.1µF

0.1µF

0.1µF

1µH

0.1µF

5V

1:3RATIO

AC0.1µF

33Ω

33Ω

47nH

47nH

50Ω

5V

1µH

5V

AD5201

Figure 56. Wideband Differential VGA Input Configuration Using the ADL5201

0 15 30 45 75 90

46

35 2 *

12060 105

0

0902

9-25

7

AM

PLIT

UD

E (d

B)

FREQUENCY (MHz)

–15

–30

–45

–60

–75

–90

–105

–120

–135

AIN = –1dBFSSNR = 69.2dBFSSFDR = 88.8dBFSIF = 100MHzfS = 250MSPS

Figure 57. Single-Tone FFT Performance Plot Using the ADL5201 VGA, Gain = 20 dB, and the AD9467-250





AD9467


CLOCK INPUT CONSIDERATIONS For optimum performance, the AD9467 sample clock inputs (CLK+ and CLK−) should be clocked with a differential signal. This signal is typically ac-coupled to the CLK+ and CLK− pins via a transformer or capacitors. These pins are biased internally and require no additional biasing.

Figure 58 shows a preferred method for clocking the AD9467. The low jitter clock source is converted from a single-ended signal to a differential signal using an RF transformer. The back-to-back Schottky diodes across the secondary transformer limit clock excursions into the AD9467 to approximately 0.8 V p-p differential. This helps prevent the large voltage swings of the clock from feeding through to other portions of the AD9467, and it preserves the fast rise and fall times of the signal, which are critical to low jitter performance.

0.1µF

0.1µF

0.1µF0.1µF

SCHOTTKYDIODES:HSM2812

50Ω 100Ω

CLK–

CLK+

ADC

XFMR

0902

9-05

6

MINI-CIRCUITS®ADT1-1WT, 1:1 Z

CLOCK INPUT

Figure 58. Transformer-Coupled Differential Clock

Another option is to ac-couple a differential PECL or LVDS signal to the sample clock input pins, as shown in Figure 59 and Figure 60. The AD9510/AD9511/AD9512/AD9513/AD9514/ AD9515/AD9516/AD9517/AD9520/AD9522/AD9523/AD9524 family of clock drivers offers excellent jitter performance.

100Ω0.1µF

0.1µF0.1µF

0.1µF

240Ω240Ω50Ω1 50Ω1CLK

CLK

150Ω RESISTORS ARE OPTIONAL.

CLK–

CLK+

ADC

0902

9-05

7

PECL DRIVER

CLOCK INPUT

CLOCK INPUT

Figure 59. Differential PECL Sample Clock

100Ω0.1µF

0.1µF0.1µF

0.1µF

50Ω1

LVDS DRIVER

50Ω1CLK

CLK

150Ω RESISTORS ARE OPTIONAL.

CLK–

CLK+

ADC

0902

9-05

8

CLOCK INPUT

CLOCK INPUT

Figure 60. Differential LVDS Sample Clock

Clock Duty Cycle Considerations

Typical high speed ADCs use both clock edges to generate a variety of internal timing signals. As a result, these ADCs may be sensitive to clock duty cycle. Commonly, a 5% tolerance is required on the clock duty cycle to maintain dynamic performance characteristics. The AD9467 contains a duty cycle stabilizer (DCS) that retimes the nonsampling edge, providing an internal clock signal with a nominal 50% duty cycle. This allows a wide range of clock input duty cycles without affecting the performance of the AD9467.

Any changes to the sampling frequency require several clock cycles to allow the internal timing to acquire and lock at the new sampling rate.

Clock Jitter Considerations

High speed, high resolution ADCs are sensitive to the quality of the clock input. The degradation in SNR at a given input frequency (fA) due only to aperture jitter (tJ) can be calculated by

SNR = 20 × log 10(2 × π × fA × tJ)

In this equation, the rms aperture jitter represents the root mean square of all jitter sources, including the clock input, analog input signal, and ADC aperture jitter specifications. IF undersampling applications are particularly sensitive to jitter (see Figure 61).

The clock input should be treated as an analog signal in cases where aperture jitter may affect the dynamic range of the AD9467. Power supplies for clock drivers should be separated from the ADC output driver supplies to avoid modulating the clock signal with digital noise. Low jitter, crystal-controlled oscillators make the best clock sources. If the clock is generated from another type of source (by gating, dividing, or other methods), it should be retimed by the original clock at the last step.

Refer to the AN-501 Application Note and the AN-756 Application Note for more in-depth information about jitter performance as it relates to ADCs.

1 10 100 1000

16 BITS

14 BITS

12 BITS

30

40

50

60

70

80

90

100

110

120

130

0.125ps0.25ps

0.5ps1.0ps2.0ps


10 BITS

8 BITS

RMS CLOCK JITTER REQUIREMENT

SNR

(dB

)

0902

9-06

1

Figure 61. Ideal SNR vs. Input Frequency and Jitter

http://www.analog.com/ad9510












http://www.analog.com/AN-501


AD9467


Power Dissipation and Power-Down Mode

As shown in Figure 62, the power dissipated by the AD9467 is proportional to its sample rate. The output power dissipation does not vary much because it is determined primarily by the DRVDD supply and bias current of the LVDS output drivers.

0.6

0.7

0.8

0.9

1.0

1.1

1.2

0

0.1

0.2

0.3

0.4

0.5

0.6

100 110 120 130 140 150 160 170 180 190 200 210 220

POW

ER (W

)

CU

RR

ENT

(mA

)

SAMPLE RATE (MSPS)

IAVDD1

IDRVDD

IAVDD2

TOTAL POWER

0902

9-15

7

Figure 62. Supply Current vs. fSAMPLE for fIN = 5 MHz, AD9467-200

1.08

1.10

1.12

1.14

1.16

1.18

1.20

0

0.1

0.2

0.3

0.4

0.5

0.6

210 215 220 225 230 235 240 245 250

POW

ER (W

)

CU

RR

ENT

(mA

)

SAMPLE RATE (MSPS) 0902

9-15

8

IAVDD1

IDRVDD

IAVDD2

TOTAL POWER

Figure 63. Supply Current vs. fSAMPLE for fIN = 5 MHz, AD9467-250

By asserting the power-down option via the SPI register map (0x08[1:0]), the AD9467 is placed into power-down mode. In this state, the ADC typically dissipates 5 mW. During power-down, the LVDS output drivers are placed in a high impedance state.

In power-down mode, low power dissipation is achieved by shutting down the internal reference, reference buffer, digital output, and biasing networks. The device requires approx-imately 100 ms to restore full operation.

See the Memory Map section for more details on using these features.

Power Supplies

To achieve the best dynamic performance of the AD9467, it is recommended that each power supply pin be decoupled as closely to the package as possible with 0.1 μF, X7R or X5R type decoupling capacitors. For optimum performance, all supplies should be at typical values or slightly higher to accommodate elevated temperature drifts, which depend on the application.

Full-Scale and Reference Options

The analog inputs support both an input full scale of 2.5 V p-p (default) and 2.0 V p-p differentially. Choosing one full-scale input range over the other presents some trade-offs to the user. Using an input full scale of 2.5 V p-p yields the best SNR performance. If system trade-offs require improved SFDR performance, then a 2.0 V p-p input full scale should be used. However, in this mode, SNR degrades by roughly 2 dB. Other input full-scale ranges are available for use between 2.0 V p-p and 2.5 V p-p. See Register 18 in Table 13 and the Memory Map section for details.

The use of an external reference may be necessary to enhance the gain accuracy of the ADC or to improve gain matching when using multiple ADCs.

The internal reference can be disabled via the SPI, allowing the use of an external reference. See the Memory Map section for more details. The external reference is loaded by the input of an internal buffer amplifier having 3 pF of capacitance to ground. There is also a 1 kΩ internal resistor in series with the input of that buffer. The external reference must be limited to a nominal 1.25 V for an input full-scale swing of 2.5 V p-p. Additional capacitance may be necessary to keep this pin quiet depending on the external reference used.

When not using the XVREF pin, it can be tied to ground directly or through a 0.1 μF decoupling capacitor. However, keep this pin quiet regardless.

Digital Outputs and Timing

The AD9467 differential outputs conform to the ANSI-644 LVDS standard on default power-up. The LVDS driver current is derived on chip and sets the output current at each output equal to a nominal 3.0 mA. A 100 Ω differential termination resistor placed at the LVDS receiver inputs results in a nominal 300 mV swing at the receiver.

The AD9467 LVDS outputs facilitate interfacing with LVDS receivers in custom ASICs and FPGAs for superior switching performance in noisy environments. Single point-to-point net topologies are recommended with a 100 Ω termination resistor placed as close to the receiver as possible. If there is no far-end receiver termination or there is poor differential trace routing, timing errors may result. To avoid such timing errors, it is recommended that the trace length be no longer than 18 inches and that the differential output traces be kept close together and at equal lengths. An example of the DCO and data with proper trace length and position is shown in Figure 64.

AD9467


CH1 500mV ΩCH2 500mV ΩCH3 500mV Ω

5.0ns/DIV20.0GS/s IT 25.0pt/pt

A CH2 10.0V

1

2

3

CLOCK

DCO

DATA

0902

9-15

9

Figure 64. Output Timing Example in LVDS Mode (Default), AD9467-250

An example of the LVDS output using the ANSI-644 standard (default) data eye and a time interval error (TIE) jitter histogram with trace lengths of six inches on standard FR-4 material is shown in Figure 65. It is the responsibility of the user to determine if the waveforms meet the timing budget of the design.

400

0

–2 –1 0 1 2

–20 –10 0 10

VOLT

AG

E (m

V)

TIME (ns)

300

200

100

–100

–200

–300

–400

14

0

2

4

6

8

10

12

TIE

JITT

ER H

ISTO

GR

AM

(Hits

)

TIME (ps)20 30 40

0902

9-16

0

Figure 65. Data Eye for LVDS Outputs in ANSI-644 Mode with 6-Inch Trace

Lengths on Standard FR-4, AD9467-250

–40 –20 0 40 60

50

TIE

JITT

ER H

ISTO

GR

AM

(Hits

)

TIME (ps)

45

40

35

30

25

20

15

10

5

020

0902

9-16

1

400

0

–2 –1 0 1 2

VOLT

AG

E (m

V)

TIME (ns)

300

200

100

–100

–200

–300

–400

Figure 66. Data Eye for LVDS Outputs in ANSI-644 Mode with 18-Inch Trace

Lengths on Standard FR-4, AD9467-250

The format of the output data is offset binary by default. An example of the output coding format can be found in Table 8. To change the output data format to twos complement or Gray code, see the Memory Map section.

Table 8. Digital Output Coding

Code (VIN+) − (VIN−), Input Span = 2.5 V p-p (V)

Digital Output Offset Binary (D15:D0)

65,536 +1.25 1111 1111 1111 1111 32,768 0.00 1000 0000 0000 0000 32,767 −0.000038 0111 1111 1111 1111 0 −1.25 0000 0000 0000 0000

An output clock is provided to assist in capturing data from the AD9467. Data is clocked out of the AD9467 and must be captured on the rising and falling edges of the DCO that supports double data rate (DDR) capturing. See the timing diagram shown in Figure 2 for more information.

When the SPI is used, the DCO phase can be adjusted in 100 ps increments relative to the data edge. This enables the user to refine system timing margins if required. The default DCO+ and DCO− timing, as shown in Figure 2, is 90° relative to the output data edge.

AD9467


There are eight digital output test pattern options available that can be initiated through the SPI. This is a useful feature when validating receiver capture and timing. Refer to Table 10 for the output bit sequencing options available. Some test patterns have two serial sequential words and can be alternated in various ways, depending on the test pattern chosen. Note that some patterns may not adhere to the data format select option.

The PN sequence short pattern produces a pseudorandom bit sequence that repeats itself every 29 − 1 or 511 bits. A descrip-tion of the PN sequence and how it is generated can be found in Section 5.1 of the ITU-T 0.150 (05/96) standard. The only difference is that the starting value must be a specific value instead of all 1s (see Table 9 for the initial values).

The PN sequence long pattern produces a pseudorandom bit sequence that repeats itself every 223 – 1 or 8,388,607 bits. A description of the PN sequence and how it is generated can be found in Section 5.6 of the ITU-T 0.150 (05/96) standard. The only differences are that the starting value must be a specific value instead of all 1s (see Table 9 for the initial values) and the AD9467 inverts the bit stream with relation to the ITU standard.

Table 9. PN Sequence

Sequence Initial Value

First Three Output Samples (MSB First)

PN 9 Sequence, Short 0xFFFF 0x87BE, 0xAE64, 0x929D PN 23 Sequence, Long 0x7FFF 0x7E00, 0x807C, 0x801F

Consult the Memory Map section for information on how to change these additional digital output timing features through the SPI.

Overrange (OR) Output Pins

The OR+ and OR− output pins indicate when an applied analog input is above or below the input full scale of the converter.

If the analog input is in an overrange condition, the OR bit goes high, coinciding with output data hitting above or below full-scale. The delay between the time the part actually overranges and the OR bit going high is the pipeline latency of the part.

SPI Pins: SCLK, SDIO, CSB

For normal SPI operation, these pins should be tied to AGND through a 100 kΩ resistor on each pin. These pins are both 1.8 V and 3.3 V tolerant. However, the SDIO output logic level is dependent on the bias of the SPIVDD pin. For 3.3 V output logic, tie SPIVDD to 3.3 V (AVDD2). For 1.8 V output logic, tie SPIVDD to 1.8 V (AVDD1).

The CSB pin should be tied to AVDD1 for applications that do not require SPI mode operation. By tying CSB high, all SCLK and SDIO information is ignored.

Table 10. Flexible Output Test Modes

Output Test Mode Bit Sequence Pattern Name Digital Output Word 1 Digital Output Word 2 Subject to Data Format Select

0000 Off (default) N/A1 N/A1 N/A1 0001 Midscale short 1000 0000 0000 0000 Same Yes 0010 +Full-scale short 1111 1111 1111 1111 Same Yes 0011 −Full-scale short 0000 0000 0000 0000 Same Yes 0100 Checkerboard 1010 1010 1010 1010 0101 0101 0101 0101 No 0101 PN sequence long2 N/A1 N/A1 Yes 0110 PN sequence short2 N/A1 N/A1 Yes 0111 One-/zero-word toggle 1111 1111 1111 1111 0000 0000 0000 0000 No 1 N/A = not applicable. 2 All test mode options except PN sequence short and PN sequence long can support 8- to 14-bit word lengths to verify data capture to the receiver.

AD9467


SERIAL PORT INTERFACE (SPI) The AD9467 serial port interface allows the user to configure the converter for specific functions or operations through a structured register space provided inside the ADC. This gives the user added flexibility and customization, depending on the application. Addresses are accessed via the serial port and can be written to or read from via the port. Memory is organized into bytes that can be further divided down into fields, as detailed in the Memory Map section. Detailed operational information can be found in the AN-877 Application Note, Interfacing to High Speed ADCs via SPI.

There are three pins that define the SPI: SCLK, SDIO, and CSB (see Table 11). The SCLK pin is used to synchronize the read and write data presented to the ADC. The SDIO pin is a dual-purpose pin that allows data to be sent to and read from the internal ADC memory map registers. The CSB pin is an active low control that enables or disables the read and write cycles.

Table 11. Serial Port Pins Pin Function SCLK Serial clock. The serial shift clock input. SCLK is used to

synchronize serial interface reads and writes. SDIO Serial data input/output. A dual-purpose pin. The typical

role for this pin is an input or output, depending on the instruction sent and the relative position in the timing frame.

CSB Chip select bar (active low). This control gates the read and write cycles.

The falling edge of the CSB, in conjunction with the rising edge of the SCLK, determines the start of the framing sequence. During an instruction phase, a 16-bit instruction is transmitted followed by one or more data bytes, which is determined by Bit Field W0 and Bit Field W1. An example of the serial timing and its definitions can be found in Figure 68 and Table 12. During normal operation, CSB is used to signal to the device that SPI commands are to be received and processed. When CSB is brought low, the device processes SCLK and SDIO to process instructions. Normally, CSB remains low until the communication cycle is complete. However, if connected to a slow device, CSB can be brought high between bytes, allowing older microcontrollers enough time to transfer data into shift registers. CSB can be stalled when transferring one, two, or three bytes of data. When W0 and W1 are set to 11, the device enters streaming mode and continues to process data, either reading or writing, until CSB is taken high to end the communication cycle. This allows complete memory transfers without requiring additional instructions. Regardless of the mode, if CSB is taken high in the middle of a byte transfer, the SPI state machine is reset and the device waits for a new instruction.

In addition to the operation modes, the SPI port configuration influences how the AD9467 operates. When operating in 2-wire mode, it is recommended to use a 1-, 2-, or 3-byte transfer exclusively. Without an active CSB line, streaming mode can be entered but not exited.

In addition to word length, the instruction phase determines if the serial frame is a read or write operation, allowing the serial port to be used to both program the chip and read the contents of the on-chip memory. If the instruction is a readback operation, performing a readback causes the SDIO pin to change from an input to an output at the appropriate point in the serial frame.

Data can be sent in MSB- or LSB-first mode. MSB-first mode is the default at power-up and can be changed by adjusting the configuration register. For more information about this and other features, see the AN-877 Application Note, Interfacing to High Speed ADCs via SPI.

HARDWARE INTERFACE The pins described in Table 11 compose the physical interface between the programming device of the user and the serial port of the AD9467. The SCLK and CSB pins function as inputs when using the SPI. The SDIO pin is bidirectional, functioning as an input during write phases and as an output during readback.

If multiple SDIO pins share a common connection, care should be taken to ensure that proper VOH levels are met. Assuming the same load for each AD9467, Figure 67 shows the number of SDIO pins that can be connected together and the resulting VOH level.

1.80

1.79

1.78

1.77

1.76

1.75

1.74

1.73

1.720 10 20 30 40 50 60 70 80 90 100

NUMBER OF SDIO PINS CONNECTED TOGETHER

V OH

(V)

0902

9-07

4

Figure 67. SDIO Pin Loading

This interface is flexible enough to be controlled by either serial PROMS or PIC mirocontrollers, providing the user with an alternative method, other than a full SPI controller, to program the ADC (see the AN-812 Application Note).


http://www.analog.com/AN-877


AD9467


DON’T CARE

DON’T CAREDON’T CARE

DON’T CARE

SDIO

SCLK

CSB

tS tDH

tHIGHtCLK

tLOW

tDS tH

R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0

0902

9-07

2

Figure 68. Serial Timing Details

Table 12. Serial Timing Definitions Parameter Timing (Minimum, ns) Description tDS 5 Setup time between the data and the rising edge of SCLK tDH 2 Hold time between the data and the rising edge of SCLK tCLK 40 Period of the clock tS 5 Setup time between CSB and SCLK tH 2 Hold time between CSB and SCLK tHIGH 16 Minimum period that SCLK should be in a logic high state tLOW 16 Minimum period that SCLK should be in a logic low state tEN_SDIO 10 Minimum time for the SDIO pin to switch from an input to an output relative to the SCLK

falling edge (not shown in Figure 68) tDIS_SDIO 10 Minimum time for the SDIO pin to switch from an output to an input relative to the SCLK rising

edge (not shown in Figure 68)

AD9467


MEMORY MAP READING THE MEMORY MAP TABLE Each row in the memory map register table (see Table 13) has eight address locations. The memory map is divided into three sections: the chip configuration register map (Address 0x00 to Address 0x02), the device index and transfer register map (Address 0xFF), and the ADC functions register map (Address 0x08 to Address 0x107).

The leftmost column of the memory map indicates the register address number, and the default value is shown in the second right-most column. The (MSB) Bit 7 column is the start of the default hexadecimal value given. For example, Address 0x2C, the analog input register, has a default value of 0x00, meaning Bit 7 = 0, Bit 6 = 0, Bit 5 = 0, Bit 4 = 0, Bit 3 = 0, Bit 2 = 0, Bit 1 = 0, and Bit 0 = 0, or 0000 0000 in binary. This setting is the default for an ac-coupled analog input condition. By writing a 1 to Bit 2 of this address, the internal input common-mode buffer is disabled allowing a dc-coupled input for which the input common mode voltage can be set externally. For more information on this and other functions, consult the AN-877 Application Note, Interfacing to High Speed ADCs via SPI.

RESERVED LOCATIONS Undefined memory locations should not be written to except when writing the default values suggested in this data sheet. Addresses that have values marked as 0 should be considered reserved and have a 0 written into their registers during power-up.

DEFAULT VALUES When the AD9467 comes out of a reset, critical registers are preloaded with default values. These values are indicated in Table 13, where an X refers to an undefined feature.

LOGIC LEVELS An explanation of various registers follows: “Bit is set” is synonymous with “bit is set to Logic 1” or “writing Logic 1 for the bit.” Similarly, “clear a bit” is synonymous with “bit is set to Logic 0” or “writing Logic 0 for the bit.”

Table 13. Memory Map Register1

Addr. (Hex) Parameter Name

(MSB) Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1

(LSB) Bit 0

Default Value (Hex)

Default Notes/ Comments

Chip Configuration Register

00 chip_port_config X LSB first 1 = on 0 = off (default)

Soft reset 1 = on 0 = off (default)

1 1 X X X 0x18 The nibbles should be mirrored so that LSB- or MSB-first mode is set correctly regardless of shift mode.

01 chip_id 8-Bit Chip ID Bits[7:0] (AD9467 = 0x50, default)

Read only

Default is unique chip ID, different for each device. This is a read-only register.

02 chip_grade X Child ID Bits[6:4] (identify device variants of chip ID)

001 = 200 MSPS 010 = 250 MSPS

X X X X Read only

Child ID used to differentiate graded devices.

Device Index and Transfer Register

FF device_update X X X X X X X SW transfer 1 = on 0 = off (default)

0x00 Synchronously transfers data from the master shift register to the slave.


AD9467




(LSB) Bit 0

Default Value (Hex)


ADC Functions

08 modes X X X X X X Internal power-down mode

00 = chip run (default)

01 = full power-down

0x00 Determines various generic modes of chip operation.

0D test_io X X Reset PN long gen 1 = on 0 = off (default)

Reset PN short gen 1 = on 0 = off (default)

Output test mode—see Table 10 in the Digital Outputs and Timing section

0000 = off (default) 0001 = midscale short

0010 = +FS short 0011 = −FS short

0100 = checkerboard output 0101 = PN 23 sequence 0110 = PN 9 sequence

0111 = one-/zero-word toggle

0x00 When this register is set, the test data is placed on the output pins in place of normal data.

0F adc_input XVREF 1 = on 0 = off (default)

X X X X Analog disconnect1 = on 0 = off (default)

X X 0x00 Analog input functions.

10 offset 8-bit digital offset adjustment 0111 1111 = 127 0111 1110 = 126

… 0000 0010 = 2 0000 0001 = 1 0000 0000 = 0 1111 1111 = -1 1111 1110 = -2

… 1000 0001 = -126 1000 0000 = -127

0x00 Bipolar, twos complement digital offset adjustment in LSBs.

14 output_mode X 0 X Digital output disable 1 = on 0 = off (default)

1 Output invert 1 = on 0 = off (default)

Data format select

00 = offset binary (default)

01 = twos complement

10 = Gray code

0x08 Configures the outputs and the format of the data.

15 output_adjust X X X X Coarse LVDS adjust 0 = 3.0 mA (default) 1 = 1.71 mA

Output current drive adjust 001 = 3.0 mA (default)

010 = 2.79 mA 011 = 2.57 mA 100 = 2.35 mA 101 = 2.14 mA 110 = 1.93 mA 111 = 1.71 mA

0x00 Determines LVDS or other output properties.

16 output_phase DCO output invert 1 = on 0 = off (default)

X X X X X X X 0x00 Determines digital clock output phase.

17 output_delay DCO delay enable 1 = on 0 = off (default)

X X 5-bit digital clock output delay adjustment 0 0000 0 0001 0 0010 0 0011

… 1 1111

0x00 Determines digital clock output delay.

AD9467




(LSB) Bit 0

Default Value (Hex)


18 vref X X X X Input full-scale range adjust 0000 = 2.0 V p-p 0110 = 2.1 V p-p 0111 = 2.2 V p-p 1000 = 2.3 V p-p 1001 = 2.4 V p-p

1010 = 2.5 V p-p (default)

0x0A

2C analog_input X X X X X Input coupling mode 0 = ac coupling (default) 1 = dc coupling

X X 0x00 Determines the input coupling mode.

36 Buffer Current Select 1

110101 = +530% 110100 = +520%

… 001000 = +80% (default)

… 000010 = +20% 000001 = +10%

000000 = nominal, 0% 111111 = −10% 111110 = −20%

… 110111 = −90%

110110 = −100%

1 0 0x22

107 Buffer Current Select 2

110101 = +530% 110100 = +520%

… 001000 = +80% (default)

… 000010 = +20% 000001 = +10%

000000 = nominal, 0% 111111 = −10% 111110 = −20%

… 110111 = −90%

110110 = −100%

X X 0x20

1 X = undefined feature, don’t write.

AD9467


Power and Ground Recommendations

When connecting power to the AD9467, it is recommended that three separate supplies be used: one for analog AVDD1 and AVDD3 (1.8 V), one for analog AVDD2 (3.3 V), and one for digital output drivers DRVDD (1.8 V). If only one 1.8 V supply is available, it should be routed to AVDD1 and AVDD3 first and then tapped off and isolated with a ferrite bead or a filter choke preceded by decoupling capacitors for the DRVDD. The user can employ several different decoupling capacitors to cover both high and low frequencies. These should be located close to the point of entry at the PC board level and close to the parts, with minimal trace lengths.

A single PC board ground plane should be sufficient when using the AD9467. With proper decoupling and smart parti-tioning of the PC board’s analog, digital, and clock sections, optimum performance can be easily achieved.

Exposed Paddle Thermal Heat Slug Recommendations

It is required that the exposed paddle on the underside of the ADC be connected to analog ground (AGND) to achieve the best electrical and thermal performance of the AD9467. An exposed continuous copper plane on the PCB should be con-nected to the AD9467 exposed paddle, Pin 0. The copper plane should have several vias to achieve the lowest possible resistive thermal path for heat dissipation to flow through the bottom of the PCB. These vias should be solder-filled or plugged.

To maximize the coverage and adhesion between the ADC and PCB, partition the continuous copper plane by overlaying a silkscreen on the PCB into several uniform sections. This provides several tie points between the ADC and PCB during the reflow process, whereas using one continuous plane with no partitions only guarantees one tie point. See Figure 69 for a PCB layout example. For detailed information on packaging and the PCB layout of chip scale packages, see the AN-772 Application Note, A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP).

SILKSCREEN PARTITIONPIN 1 INDICATOR

0902

9-07

3

Figure 69. Typical PCB Layout


AD9467


OUTLINE DIMENSIONS

COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4

0.20 REF

0.900.850.80

0.700.650.60

0.05 MAX0.01 NOM

1

18

54

37

1936

7255

0.500.400.30

8.608.50 SQ8.40

8.50 REF

EXPOSED PAD(BOTTOM VIEW)

TOP VIEW

9.75BSC SQ

10.00BSC SQ

PIN 1INDICATOR

SEATINGPLANE

12° MAX

0.600.420.24

0.600.420.24

0.300.230.18

0.50BSC

PIN 1INDICATOR

COPLANARITY0.08

FOR PROPER CONNECTION OFTHE EXPOSED PAD, REFER TOTHE PIN CONFIGURATION ANDFUNCTION DESCRIPTIONSSECTION OF THIS DATA SHEET.

0.25 MIN

07-2

6-20

10-C

Figure 70. 72-Lead Lead Frame Chip Scale Package, Exposed Pad [LFCSP_VQ]

10 mm × 10 mm Body, Very Thin Quad (CP-72-5)

Dimensions shown in millimeters

ORDERING GUIDE Model1 Temperature Range Package Description Package Option AD9467BCPZ-200 –40°C to +85°C 72-Lead LFCSP_VQ CP-72-5 AD9467BCPZRL7-200 –40°C to +85°C 72-Lead LFCSP_VQ CP-72-5 AD9467BCPZ-250 –40°C to +85°C 72-Lead LFCSP_VQ CP-72-5 AD9467BCPZRL7-250 –40°C to +85°C 72-Lead LFCSP_VQ CP-72-5 AD9467-200EBZ AD9467-200 Evaluation Board AD9467-250EBZ AD9467-250 Evaluation Board 1 Z = RoHS Compliant Part.

©2010–2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09029-0-2/11(A)

DAC8581

Serial Interface

Shift Register

Control

Logic

SCLK DAC

LatchDAC

SDIN

AVSS DVDD GND VREF

VOUT

AVDD

DAC8581

CS

CLR

DAC8581

www.ti.com ........................................................................................................................................... SLAS481B –AUGUST 2005–REVISED SEPTEMBER 2009

16-BIT, HIGH-SPEED, LOW-NOISE, VOLTAGE OUTPUTDIGITAL-TO-ANALOG CONVERTER

Check for Samples: DAC8581

1FEATURES DESCRIPTION23• 16-Bit Monotonic The DAC8581 is a 16-bit, high-speed, low-noise DAC

operating from dual ±5-V power supplies. The• ±5-V Rail-to-Rail OutputDAC8581 is monotonic, and has exceptionally low• Very Low Glitch: 0.5 nV-snoise and exceptionally low glitch. The DAC8581

• Fast Settling: 0.65 μs high-performance, rail-to-rail output buffer is capable• Fast Slew Rate: 35 V/μs of settling within 0.65 μs for a 10-V step. Small-signal

settling time is well under 0.3 μs, supporting data• Low Noise: 20 nV/√Hzupdate rates up to 3 MSPS. A power-on-reset circuit

• ±25-mA Load Drive sets the output at midscale voltage on power up.• ±5-V Dual Power Supply

The DAC8581 is simple to use, with a single external• Single External Reference reference and a standard 3-wire SPI interface that• Power-On Reset to Midscale allows clock rates up to 50 MHz.• 3-MSPS Update Rate Also see the DAC8580, a member of the same

family. The DAC8580 combines DAC8581• SPI™ Interface, Up to 50 MHzperformance with an on-chip, 16x over-sampling• 1.8-V–5-V Logic Compatibledigital filter.

• Twos Complement Data FormatThe DAC8581 is specified over the –40°C to +85°C• Hardware Reset to Midscaletemperature range.

• TSSOP-16 Packagespace

APPLICATIONS• Industrial Process Control• CRT Projection TV Digital Convergence• Waveform Generation• Automated Test Equipment• Ultrasound

FUNCTIONAL BLOCK DIAGRAM OF DAC8581

1

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of TexasInstruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

2SPI is a trademark of Motorola.3All other trademarks are the property of their respective owners.

PRODUCTION DATA information is current as of publication date. Copyright © 2005–2009, Texas Instruments IncorporatedProducts conform to specifications per the terms of the TexasInstruments standard warranty. Production processing does notnecessarily include testing of all parameters.

http://focus.ti.com/docs/prod/folders/print/dac8581.html

https://commerce.ti.com/stores/servlet/SCSAMPLogon?storeId=10001&langId=-1&catalogId=10001&reLogonURL=SCSAMPLogon&URL=SCSAMPSBDResultDisplay&GPN1=dac8581


DAC8581

SLAS481B –AUGUST 2005–REVISED SEPTEMBER 2009 ........................................................................................................................................... www.ti.com

This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled withappropriate precautions. Failure to observe proper handling and installation procedures can cause damage.

ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may be moresusceptible to damage because very small parametric changes could cause the device not to meet its published specifications.

PACKAGE/ORDERING INFORMATION (1)

PACKAGE SPECIFICATION PACKAGEDRAWING TEMPERATURE ORDERING ORDERING TRANSPORT MEDIA,

PRODUCT PACKAGE NUMBER RANGE MARKING NUMBER QUANTITY

DAC8581IPW Tube, 90-PieceDAC8581 TSSOP-16 PW –40°C to +85°C D8581I

DAC8581IPWR Tape and Reel, 2000-Piece

(1) For the most current package and ordering information, see the Package Option Addendum at the end of this document, or see the TIweb site at www.ti.com.

ABSOLUTE MAXIMUM RATINGS (1)

UNIT

AVDD or DVDD to AVSS –0.3 V to 12 V

Digital input voltage to AVSS –0.3 V to 12 V

VOUT or VREF to AVSS –0.3 V to 12 V

DGND and AGND to AVSS –0.3 V to 6 V

Operating temperature range –40°C to +85°C

Storage temperature range –65°C to +150°C

Junction temperature range (TJ max) +150°C

Thermal impedance (θJA) 118°C/WPower dissipation

Thermal impedance (θJC) 29°C/W

(1) Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. Exposure to absolutemaximum conditions for extended periods may affect device reliability.

2 Submit Documentation Feedback Copyright © 2005–2009, Texas Instruments Incorporated

Product Folder Link(s): DAC8581


http://www.ti.com

http://www.go-dsp.com/forms/techdoc/doc_feedback.htm?litnum=SLAS481BB&partnum=DAC8581


DAC8581


ELECTRICAL CHARACTERISTICSAll specifications at TA = TMIN to TMAX, +AVDD = +5 V, –AVDD = –5 V, DVDD = +5 V (unless otherwise noted).

DAC8581

PARAMETER TEST CONDITIONS MIN TYP MAX UNIT

STATIC PERFORMANCE

Resolution 16 Bits

Linearity error VREF = 4.096 V ±0.03 ±0.1 %FS

Differential linearity error ±0.25 ±0.5 LSB

Gain error 1 2 3 %FS

Gain drift ±5 ppm/°C

Bipolar zero error –5 ±25 mV

Bipolar zero drift ±20 μV/°C

Total drift ±10 ppm/°C

OUTPUT CHARACTERISTICS

VREF up to 5.5 V, when AVDD = 6 V, AVSS = –6Voltage output –VREF VREF VV

Output impedance 1 ΩMaximum output current ±25 mA

CL < 200 pF, RL = 2 kΩ, to 0.1% FS, 8-V step 0.65Settling time μs

To 0.003% FS 1

Slew rate (1) 35 V/μs

Code change glitch 1 LSB change around major carry 0.5 nV-S

Overshoot Full-scale change 50 mV

Digital feedthrough (2) 0.5 nV-S

Digital sine wave input, fOUT = 1 kHz,SNR 108 dBBW = 10 kHz, 2-MSPS update rate

Digital sine wave input, fOUT = 20 kHz,THD –72 dB8-VPP output, 2-MSPS update rate

0.1 Hz to 10 Hz 25 μVPP

Output voltage noise At 10-kHz offset frequency 25 nV/√Hz

At 100-kHz offset frequency 20 nV/√Hz

Power supply rejection VDD varies ±10% 0.75 mV/V

REFERENCE

Large signal: 2-VPP sine wave on 4 V DC 3 MHzReference input bandwidth

Small signal: 100-mVPP sine wave on 4 V DC 10 MHz

Reference input voltage range 3 AVDD V

Reference input impedance 5 kΩReference input capacitance 5 pF

DIGITAL INPUTS

VIH 0.7 x DVDDV

VIL GND 0.3 x DVDD

Input current ±1 μA

Input capacitance 10 pF

Power-on delay From VDD high to CS low 20 μs

(1) Slew rate is measured from 10% to 90% of transition when the output changes from 0 to full-scale.(2) Digital feedthrough is defined as the impulse injected into the analog output from the digital input. It is measured when the DAC output

does not change, CS is held high, and while SCLK and SDIN signals are toggled.

Copyright © 2005–2009, Texas Instruments Incorporated Submit Documentation Feedback 3





123

4 5678

161514

131211109

VREFVOUTAVSSAVDD

AGNDDGNDDGNDDGND

DVDDDGNDCLRDVDDDGNDCSSCLKSDIN

(TOP VIEW)

DAC8581


ELECTRICAL CHARACTERISTICS (continued)All specifications at TA = TMIN to TMAX, +AVDD = +5 V, –AVDD = –5 V, DVDD = +5 V (unless otherwise noted).

DAC8581

PARAMETER TEST CONDITIONS MIN TYP MAX UNIT

POWER SUPPLY

+AVDD 4.0 5 6.0 V

–AVDD –4.0 –5 –6.0 V

DVDD 1.8 AVDD V

IDVDD 10 20 μA

IDD IREF and IDVDD included 17 24 mA

ISS –23 –32 mA

TEMPERATURE RANGE

Specified performance –40 +85 °C

PIN CONFIGURATION

PW PACKAGETSSOP-16

TERMINAL FUNCTIONSTERMINAL

NAME NO.

VREF 1 Reference input voltage.

VOUT 2 DAC output voltage. Output swing is ±VREF

AVSS 3 Negative analog supply voltage, tie to –5 V

AVDD 4 Positive analog supply voltage, tie to +5 V

AGND 5 The ground reference point of all analog circuitry of the device. Tie to 0 V.

DGND 6, 7, 8, 15 Tie to DGND to ensure correct operation.

SDIN 9 Digital input, serial data. Ignored when CS is high.

SCLK 10 Digital input, serial bit clock. Ignored when CS is high.

Digital input. Chip Select (CS) signal. Active low. When CS is high, SCLK and SDI are ignored. When CS is low,CS 11 data can be transferred into the device.

DGND 12 Ground reference for digital circuitry. Tie to 0 V.

DVDD 13 Positive digital supply, 1.8 V–5.5 V compatible

Digital input for forcing the output to midscale. Active low. When pin CLR is low during 16th SCLK following thefalling edge of CS, the falling edge of 16th SCLK sets DAC Latch to midcode, and the DAC output to 0 V. WhenCLR 14 pin CLR is High, the falling edge of 16th SCLK updates DAC latch with the value of input shift register, andchanges DAC output to corresponding level.

DVDD 16 Tie to DVDD to ensure correct operation.






SCLK

tLead t wsckt wsck

t r

t f

-- Don’t Care

BIT-14 BIT-13, …, 1BIT-15 (MSB) BIT-0SDIN

thitsu DAC UpdatedtUPDAC

1st 2nd 15th 16th

t td

CS

t sck t WAIT

DAC8581


TIMING REQUIREMENTS (1)

PARAMETER MIN MAX UNIT

tSCK SCLK period 20 ns

tWSCK SCLK high or low time 10 ns

tLead Delay from falling CS to first rising SCLK 20 ns

tTD CS High between two active Periods 20 ns

tSU Data setup time (Input) 5 ns

tHI Data hold time (input) 5 ns

tR Rise time 30 ns

tF Fall time 30 ns

tWAIT Delay from 16th falling edge of SCLK to CS low 100 ns

tUPDAC Delay from 16th falling edge of SCLK to DAC output 1 μs

VDD High to CS Low (power-up delay) 100 μs

(1) Assured by design. Not production tested.

Figure 1. DAC8581 Timing Diagram






−20

−15

−10

−5

0

5

10

15

20

0 8192 16384 24576 32768 40960 49152 57344 65536

Input Code

LE −

LS

Bs

−0.5

−0.25

0

0.25

0.5

0 8192 16384 24576 32768 40960 49152 57344 65536

Input Code

DLE

− L

SB

s

−30

−20

−10

0

10

20

30

3 3.5 4 4.5 5 5.5

INL

− LS

Bs

VREF − Reference V oltage − V

INL max

INL min

AVDD = 6 V,AVSS = −6 V

−30

−20

−10

0

10

20

30

3 3.5 4 4.5 5 5.5 6

INL

− LS

Bs

INL max

INL min

AVSS = −AVDD,VREF = AVDD −0.3 V

AVDD − Supply V oltage − V

185

187

189

191

193

−40 −20 0 20 40 60 80

TA − Free-Air T emperature − C

Gai

n E

rror

− m

V

AVDD = 5 V,AVSS = –5 V,VREF = 4.096 V

−4

−2

0

2

4

−40 −20 0 20 40 60 80

TA − Free-Air T emperature − C

Offs

et E

rror

− m

V

AVDD = 5 V,AVSS = –5 V,VREF = 4.096 V

DAC8581


TYPICAL CHARACTERISTICSLINEARITY ERROR DIFFERENTIAL LINEARITY ERROR

vs vsINPUT CODE INPUT CODE

Figure 2. Figure 3.

INTEGRAL NONLINEARITY ERROR INTEGRAL NONLINEARITY ERRORvs vs

VREF SUPPLY VOLTAGE

Figure 4. Figure 5.

OFFSET ERROR GAIN ERRORvs vs

TEMPERATURE TEMPERATURE

Figure 6. Figure 7.






10

15

20

25

−40 −20 0 20 40 60 80

TA − Free-Air Temperature − °C

I DD

− S

uppl

y C

urre

nt −

mA

−25

−23

−21

−19

−17

−15

−13

−11

−40 −20 0 20 40 60 80

TA − Free-Air Temperature − °C

I SS

− S

uppl

y C

urre

nt −

mA

−21

−20.5

−20

−19.5

−32768 −16384 0 16384 32768

Code

I SS

− S

uppl

y C

urre

nt −

mA

13

13.5

14

14.5

15

−32768 −16384 0 16384 32768

Code

I DD

− S

uppl

y C

urre

nt −

mA

t − Time − 50 ns

mV

− 5

0 m

V/d

iv

t − Time − 1µs

V −

2 V

/div

DAC8581


TYPICAL CHARACTERISTICS (continued)POSITIVE SUPPLY CURRENT—IDD NEGATIVE SUPPLY CURRENT—ISS

vs vsTEMPERATURE TEMPERATURE

Figure 8. Figure 9.

POSITIVE SUPPLY CURRENT—IDD NEGATIVE SUPPLY CURRENT—ISSvs vs

CODE CODE

Figure 10. Figure 11.

LARGE-SIGNAL SETTLING SMALL-SIGNAL SETTLING







t − Time − 1µs

Feedthrough

FSYNC

Glitch

mV

− 1

0 m

V/d

iv

1

10

100

1 k

100 k

10 100 1 k 10 k 100 k

10 k

− O

utpu

t Noi

se V

olta

ge −

Vn

nV/

Hz

f − Frequency − Hz

−140

−130

−120

−110

−100

−90

−80

−70−60

−50

−40

−30

−20

−100

0 2000 4000 6000

Gai

n −

dB

f − Frequency − Hz

Fo = 1 kHz,Fclk = 192 KSPS,OSR = 1,THD = −71 dB,SNR = 113 dBFS,Digitizer = Delta−Sigma

−140

−120

−100

−80

−60

−40

−20

0

0 1000 2000 3000 4000 5000 6000f − Frequency − Hz

Cod

e −

dBFo = 1 kHz,Fs = 192 KSPS

−4

−3

−2

−1

0

1

2

3

4

0 16384 32768 49152 65536

Input Code

LE −

LS

Bs

DAC8581


TYPICAL CHARACTERISTICS (continued)DIGITAL FEEDTHROUGH AND MIDCODE GLITCH OUTPUT VOLTAGE NOISE


POWER SPECTRAL DENSITY SOFTWARE-TRIMMED UNITFROM DC TO 6 kHz POWER SPECTRAL DENSITY


SOFTWARE-TRIMMED UNITLINEARITY ERROR

vsINPUT CODE

Figure 18.






DAC8581


THEORY OF OPERATION

The DAC8581 uses a proprietary, monotonic, high-speed resistor string architecture. The 16-bit input data arecoded in twos complement, MSB-first format and transmitted using a 3-wire serial interface. The serial interfacesends the input data to the DAC latch. The digital data are then decoded to select a tap voltage of the resistorstring. The resistor string output is sent to a high-performance output amplifier. The output buffer has rail-to-rail(±5 V) swing capability on a 600-Ω, 200-pF load. The resistor string DAC architecture provides exceptionaldifferential linearity and temperature stability whereas the output buffer provides fast-settling, low-glitch, andexceptionally low idle-channel noise. The DAC8581 settles within 1 μs for large input signals. Exceptionally lowglitch (0.5 nV-s) is attainable for small-signal, code-to-code output changes. The resistor string architecture alsoprovides code-independent power consumption and code-independent settling time. The DAC8581 resistor stringneeds an external reference voltage to set the output voltage range of the DAC. To aid fast settling, VREF input isinternally buffered.

Supply Pins

The DAC8581 uses ±5-V analog power supplies (AVDD, AVSS) and a 1.8-V to 5.5-V digital supply (DVDD). Analogand digital ground pins (AGND and DGND) are also provided. For low-noise operation, analog and digital powerand ground pins should be separated. Sufficient bypass capacitors, at least 1 μF, should be placed betweenAVDD and AVSS, AVSS and DGND, and DVDD and DGND pins. Series inductors are not recommended on thesupply paths. The digital input pins should not exceed the ground potential during power up. During power up,AGND and DGND are first applied with all digital inputs and the reference input kept at 0 V. Then, AVDD, DVDD,AVSS, and VREF should be applied together. Care should be taken to avoid applying VREF before AVDD and AVSS.All digital pins must be kept at ground potential before power up.

Reference Input Voltage

The reference input pin VREF is typically tied to a +3.3-V, +4.096-V, or +5.0-V external reference. A bypasscapacitor (0.1 μF or less) is recommended, depending on the load-driving capability of the voltage reference. Toreduce crosstalk and improve settling time, the VREF pin is internally buffered by a high-performance amplifier.The VREF pin has constant 5-kΩ impedance to AGND. The output range of the DAC8581 is equal to ±VREFvoltage. The VREF pin should be powered at the same time, or after the supply pins. REF3133 and REF3140 arerecommended to set the DAC8581 output range to ±3.3 V and ±4.096 V, respectively.

Output Voltage

The input data format is in twos-complement format as shown in Table 1. The DAC8581 uses ahigh-performance, rail-to-rail output buffer capable of driving a 600-Ω, 200-pF load with fast 0.65-μs settling. Thebuffer has exceptional noise performance (20 nV/√Hz) and fast slew rate (35 V/μs). The small-signal settling timeis under 300 ns, allowing update rates up to 3 MSPS. Loads of 50 Ω or 75 Ω could be driven as long as outputcurrent does not exceed ±25 mA continuously. Long cables, up to 1 nF in capacitance, can be driven without theuse of external buffers. To aid stability under large capacitive loads (>1 nF), a small series resistor can be usedat the output.

Table 1. Data Format

DIGITAL CODE

DAC OUTPUT BINARY HEX

+VREF 0111111111111111 7FFF

+VREF/2 0100000000000000 4000

0 0000000000000000 0000

–VREF/2 1011111111111111 BFFF

–VREF 1000000000000000 8000




http://focus.ti.com/docs/prod/folders/print/ref3133.html

http://focus.ti.com/docs/prod/folders/print/ref3140.html



DAC8581


Glitch area is low at 0.5 nV-s, with peak glitch amplitude under 10 mV, and the glitch duration under 100 ns. Lowglitch is obtained for code-to-code (small signal) changes across the entire transfer function of the device. Forlarge signals, settling characteristics of the reference and output amplifiers are observed in terms of overshootand undershoot.

Combined with ±5-V output range, and extremely good noise performance, the outstanding differential linearityperformance of this device becomes significant. That is, each DAC step can be clearly observed at the DACoutput, without being corrupted by wideband noise.

SERIAL INTERFACE

The DAC8581 serial interface consists of the serial data input pin SDIN, bit clock pin SCLK, and chip-select pin,CS. The serial interface is designed to support the industry standard SPI interface up to 50 MHz. The serialinputs are 1.8-V to 5.5-V logic compatible.

CS operates as an active-low, chip-select signal. The falling edge of CS initiates the data transfer. Each risingedge of SCLK following the falling edge of CS shifts the SDIN data into a 16-bit shift register, MSB-first. At the16th rising edge of SCLK, the shift register becomes full and the DAC data updates on the falling edge thatfollows the 16th rising edge. After the data update, further clocking gets ignored. The sequence restarts at thenext falling edge of CS. If the CS is brought high before the DAC data are updated, the data are ignored. See thetiming diagram (Figure 1) for details.

Pin CLR

Pin CLR is implemented to set the DAC output to 0 V. When the CS pin is low during the 16th SCLK cyclefollowing the falling edge of CS, the falling edge of the 16th SCLK sets the DAC latch to midcode, and the DACoutput to 0 V. If the CLR pin is high during the 16th clock, the falling edge of the 16th clock updates the DAClatch with the input data. Therefore, if the CLR pin is brought back to High from Low during serial communication,the DAC output stays at 0 V until the falling edge of the next 16th clock is received. The CLR pin is active low.CLR low does not affect the serial data transfer. The serial data input doe not get interrupted or lost while theoutput is set at midscale.

SCLK

This digital input pin is the serial bit-clock. Data are clocked into the device at the rising edge of SCLK.

CS

This digital input pin is the chip-select signal. When CS is low, the serial port is enabled and data can betransferred into the device. When CS is high, all SCLK and SDIN signals are ignored.

SDIN

This digital input is the serial data input. Serial data are shifted on the rising edge of the SCLK when CS is low.






MCU DAC8581LookupTable

(FLASH)

MCU DAC8581LookupTable

(FLASH)DVM

BoardTester

Computer

BoardTester (ATE)

DAC8581


APPLICATION INFORMATION

IMPROVING DAC8581 LINEARITY USING EXTERNAL CALIBRATION

At output frequencies up to 50 kHz, DAC8581 linearity error and total harmonic distortion are dominated byresistor mismatches in the string. These resistor mismatches are fairly insensitive to temperature and agingeffects and also to reference voltage changes. Therefore, it is possible to use a piece-wise linear (PWL)approximation to cancel linearity errors, and the calibration remains effective for different supply and VREFvoltages, etc. The cancellation of linearity errors also improves the total harmonic distortion (THD) performance.It is possible to improve the integral linearity errors from ±25 LSB to ±1 LSB and the THD from –70 dB to almost–98 dB (see Figure 17 and Figure 18). The improvements are at the expense of ~2x DNL deterioration, which isnot critical for the generation of large-signal waveforms.

Figure 19. A Simple Printed-Circuit Board Scheme for Calibrated Use of DAC8581

Figure 20. Production Test Setup for a DAC8581 Board With Calibration

The PWL calibration scheme uses a DAC8581 and a microcontroller unit (MCU) with flash memory, on aprinted-circuit board as seen in Figure 19. Calibration is done during board test, and the calibration coefficientsare stored permanently in flash memory as seen in Figure 20. An automated board tester is assumed to have aprecision digital voltmeter (DVM) and a tester computer. The test flow for a 1024-segment, piece-wise linearcalibration is as follows:1. Use the tester computer to load software into the MCU to ramp the DAC8581 and:

– Take a reading at each step after a short wait time– Store 65,536 readings in the tester computer volatile memory

2. Use the tester computer to:– Search the 65,536-point capture data and find the actual DAC8581 codes which would generate ideal

DAC outputs for DAC input codes 0, 64, 128, 192, … .– Store these actual codes in the onboard microcontroller’s flash memory in a 1025-point array called

COEFF[].3. Use the tester computer to program the MCU such that, when the end-user provides new 16-bit input data

D0 to the MCU:– The 10 MSBs of D0 directly index the array COEFF[].– The content of indexed memory of COEFF[] and the content of the next higher memory location are

placed in variables I1 and I2.– The six LSBs of the user data D0 with two variables I1 and I2 are used for computing Equation 1 (see

Figure 21).– Instead of D0, I0 is loaded to DAC8581






VI1

VI0

VI2

I1

I0

I2

Main−DAC Transfer Curve

VI0B

PWL Segment

I0B

Ideal−DAC Transfer Curve

I0 I1 (I2 I1)(D0 VI1)

VI2 VI1

DAC8581


Figure 21. The Geometry Behind the PWL Calibration

(1)

Where both x-axis and y-axis are normalized from 0 to 65535, and:

VI0: Desired ideal DAC voltage corresponding to input code D0.

VI0B: DAC8581 output voltage, which approximates VI0 after PWL calibration. This is the actual DAC8581output for input code D0 after PWL calibration.

I0: DAC8581 code generating VI0B, an approximation to the desired voltage VI0. This is actual codeloaded into DAC latch for input code D0, after PWL calibration.

I0B: DAC8581 code, which generates output VI0. This code is approximated by the N-segment PWLcalibration.

I1: Contents of memory COEFF[], addressed by the 10 MSBs of user input code D0.

I2: Contents of the next memory location in COEFF[].

VI1: DAC8581 output voltage corresponding to code I1. Notice that (D0–VI1) is nothing but the six LSBs ofthe input code D0, given that the y-axis is normalized from 0 to 65,536.

VI2: DAC8581 output voltage corresponding to code I2. Notice that (VI2–VI1) is always equal to number 64,given that the y-axis is normalized from 0 to 65,536. Division becomes a 6-bit arithmetic right shift.

Other similar PWL calibration implementations exist. This particular algorithm does not need digital division, andit does not accumulate measurement errors at each segment.






DAC8581


REVISION HISTORY

NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

Changes from Revision A (August, 2005) to Revision B ............................................................................................... Page

• Updated document format to current stylistic standards ...................................................................................................... 1

• Deleted lead temperature specifications from Absolute Maximum Ratings table ................................................................ 2

• Deleted footnote 1 from Electrical Characteristics table ....................................................................................................... 3

• Revised test conditions for voltage output specification ....................................................................................................... 3






PACKAGING INFORMATION

Orderable Device Status (1) PackageType

PackageDrawing

Pins PackageQty

Eco Plan (2) Lead/Ball Finish MSL Peak Temp (3)

DAC8581IPW ACTIVE TSSOP PW 16 90 Green (RoHS &no Sb/Br)

CU NIPDAU Level-1-260C-UNLIM

DAC8581IPWG4 ACTIVE TSSOP PW 16 90 Green (RoHS &no Sb/Br)


DAC8581IPWR ACTIVE TSSOP PW 16 2000 Green (RoHS &no Sb/Br)


DAC8581IPWRG4 ACTIVE TSSOP PW 16 2000 Green (RoHS &no Sb/Br)


(1) The marketing status values are defined as follows:ACTIVE: Product device recommended for new designs.LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part ina new design.PREVIEW: Device has been announced but is not in production. Samples may or may not be available.OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please checkhttp://www.ti.com/productcontent for the latest availability information and additional product content details.TBD: The Pb-Free/Green conversion plan has not been defined.Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirementsfor all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be solderedat high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die andpackage, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHScompatible) as defined above.Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flameretardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak soldertemperature.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it isprovided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to theaccuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to takereasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis onincoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limitedinformation may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TIto Customer on an annual basis.

PACKAGE OPTION ADDENDUM

www.ti.com 10-Sep-2009

Addendum-Page 1

http://www.ti.com/productcontent

TAPE AND REEL INFORMATION

*All dimensions are nominal

Device PackageType

PackageDrawing

Pins SPQ ReelDiameter

(mm)

ReelWidth

W1 (mm)

A0(mm)

B0(mm)

K0(mm)

P1(mm)

W(mm)

Pin1Quadrant

DAC8581IPWR TSSOP PW 16 2000 330.0 12.4 6.9 5.6 1.6 8.0 12.0 Q1

PACKAGE MATERIALS INFORMATION


Pack Materials-Page 1

*All dimensions are nominal

Device Package Type Package Drawing Pins SPQ Length (mm) Width (mm) Height (mm)

DAC8581IPWR TSSOP PW 16 2000 346.0 346.0 29.0

PACKAGE MATERIALS INFORMATION


Pack Materials-Page 2

IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, modifications, enhancements, improvements,and other changes to its products and services at any time and to discontinue any product or service without notice. Customers shouldobtain the latest relevant information before placing orders and should verify that such information is current and complete. All products aresold subject to TI’s terms and conditions of sale supplied at the time of order acknowledgment.

TI warrants performance of its hardware products to the specifications applicable at the time of sale in accordance with TI’s standardwarranty. Testing and other quality control techniques are used to the extent TI deems necessary to support this warranty. Except wheremandated by government requirements, testing of all parameters of each product is not necessarily performed.

TI assumes no liability for applications assistance or customer product design. Customers are responsible for their products andapplications using TI components. To minimize the risks associated with customer products and applications, customers should provideadequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any TI patent right, copyright, mask work right,or other TI intellectual property right relating to any combination, machine, or process in which TI products or services are used. Informationpublished by TI regarding third-party products or services does not constitute a license from TI to use such products or services or awarranty or endorsement thereof. Use of such information may require a license from a third party under the patents or other intellectualproperty of the third party, or a license from TI under the patents or other intellectual property of TI.

Reproduction of TI information in TI data books or data sheets is permissible only if reproduction is without alteration and is accompaniedby all associated warranties, conditions, limitations, and notices. Reproduction of this information with alteration is an unfair and deceptivebusiness practice. TI is not responsible or liable for such altered documentation. Information of third parties may be subject to additionalrestrictions.

Resale of TI products or services with statements different from or beyond the parameters stated by TI for that product or service voids allexpress and any implied warranties for the associated TI product or service and is an unfair and deceptive business practice. TI is notresponsible or liable for any such statements.

TI products are not authorized for use in safety-critical applications (such as life support) where a failure of the TI product would reasonablybe expected to cause severe personal injury or death, unless officers of the parties have executed an agreement specifically governingsuch use. Buyers represent that they have all necessary expertise in the safety and regulatory ramifications of their applications, andacknowledge and agree that they are solely responsible for all legal, regulatory and safety-related requirements concerning their productsand any use of TI products in such safety-critical applications, notwithstanding any applications-related information or support that may beprovided by TI. Further, Buyers must fully indemnify TI and its representatives against any damages arising out of the use of TI products insuch safety-critical applications.

TI products are neither designed nor intended for use in military/aerospace applications or environments unless the TI products arespecifically designated by TI as military-grade or "enhanced plastic." Only products designated by TI as military-grade meet militaryspecifications. Buyers acknowledge and agree that any such use of TI products which TI has not designated as military-grade is solely atthe Buyer's risk, and that they are solely responsible for compliance with all legal and regulatory requirements in connection with such use.

TI products are neither designed nor intended for use in automotive applications or environments unless the specific TI products aredesignated by TI as compliant with ISO/TS 16949 requirements. Buyers acknowledge and agree that, if they use any non-designatedproducts in automotive applications, TI will not be responsible for any failure to meet such requirements.

Following are URLs where you can obtain information on other Texas Instruments products and application solutions:

Products Applications

Audio www.ti.com/audio Communications and Telecom www.ti.com/communications

Amplifiers amplifier.ti.com Computers and Peripherals www.ti.com/computers

Data Converters dataconverter.ti.com Consumer Electronics www.ti.com/consumer-apps

DLP® Products www.dlp.com Energy and Lighting www.ti.com/energy

DSP dsp.ti.com Industrial www.ti.com/industrial

Clocks and Timers www.ti.com/clocks Medical www.ti.com/medical

Interface interface.ti.com Security www.ti.com/security

Logic logic.ti.com Space, Avionics and Defense www.ti.com/space-avionics-defense

Power Mgmt power.ti.com Transportation and www.ti.com/automotiveAutomotive

Microcontrollers microcontroller.ti.com Video and Imaging www.ti.com/video

RFID www.ti-rfid.com Wireless www.ti.com/wireless-apps

RF/IF and ZigBee® Solutions www.ti.com/lprf

TI E2E Community Home Page e2e.ti.com

Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265Copyright © 2011, Texas Instruments Incorporated

http://www.ti.com/audio

http://www.ti.com/communications

http://amplifier.ti.com

http://www.ti.com/computers

http://dataconverter.ti.com

http://www.ti.com/consumer-apps

http://www.dlp.com

http://www.ti.com/energy

http://dsp.ti.com

http://www.ti.com/industrial

http://www.ti.com/clocks

http://www.ti.com/medical

http://interface.ti.com

http://www.ti.com/security

http://logic.ti.com

http://www.ti.com/space-avionics-defense

http://power.ti.com

http://www.ti.com/automotive

http://microcontroller.ti.com

http://www.ti.com/video

http://www.ti-rfid.com

http://www.ti.com/wireless-apps

http://www.ti.com/lprf

http://e2e.ti.com

polycopié de cours

Documents