Les Circuit programmables fpga

universit des sciences et de technologie houari boumedieneLes Circuit programmables fpgaTp n2MSgr 3Ralis par: [Nom de lauteur]

1. Introduction:Le VHDL est un langage portable qui va trouver place dans le cycle de conception du niveau spcification au niveau porte mais aussi lors de la gnration des vecteurs de test. La description VHDL est insparable de la simulation de type vnementielle. On peut apprcier le cot gnraliste du langage et dvelopper un niveau d'abstraction souhait. Ce sera le cas pour des routines de test ou des descriptions comportementales. On fera alors de la modlisation. Il est aussi possible de rester le plus prs possible du niveau portes et utiliser un VHDL de synthse qui apparat comme un sous-ensemble du VHDL. Comme langage source d'un synthtiseur, le VHDL permet dtendre trs largement les bibliothques en conception d.Asic ou encore de favoriser la conception descendante. Les descriptions sont alors fortement documentes. MANUPULATION.1. Ouverture de session et cration dun nouveau projet.La phase de dmarrage est comme suite: Ouvrir une session sur lordinateur avec le nom dutilisateur FPGA, le mot de passe est VHDL. Lancer < Project Navigator> travers son icne sur le bureau. Crer un nouveau projet .

2. Cration et modification dune source HDL.On va raliser une fonction squentielle simple pour apprendre maitriser loutil de conception HDL de Xilinx: un compteur 4 bits avec CE(Clock Enable) , Reset (Remise zero) , Load (ordre de Chargement) et Dir(Up/Down), Dout( Donne en sortie du compteur sur 4 bits)2.1. Cration dune source HDL.On slectionne Project puis new source dans le menu principal. Une fentre de dialogue apparait. On Slectionne le type et on donne comme nom de fichier pour notre module .On tape ensuite suivant dans les deux fentres:

On obtient ainsi le squelette de notre source VHDL appele . Lditeur de texte affiche le texte source. Il comprendles blocs et vides ne contenant donc pour le moment aucune description. 2.2 Modification de la source HDLPour complter le module Compteur il faut insrer les dclarations de ports dentre-sortie dans le corps du texte (Entity) et le code comportemental (Behavioral).On clique sur Edit puis le Language Templates pour afficher les modles en langage VHDL utiliser. Ces modles apparaissent dans la fentre suivante:

On recherche le compteur dans le sous rpertoire Synthesis Template de VHDL et on linsre dans le corps de notre module Compteur et ceux dans la partie architecture entre begin et end behavioral comme suit:

Ensuite on rajoute Port (aprs Entity compteur is puis rcuprer par (couper coller) les dclarations de ports I/O, enlever les signes de commentaires puis le point-virgule la fin de la dernire ligne et rajouter)

1.3. Cration dun Testbench. On cre un TestBench quon nommera Compteur_tb nous aurons des signaux quon configurera comme suit sur 11 priode dhorloge:

On lance la simulation avec Modelsim en cliquant sur simulate behavioral model, nous

Le Reset permet de mettre zro la sotie du compteur pour une seul priode ( on le fait au dbut). Lentr CE permet dindiquer le dbut de fonctionnement du compteur: Dans ce cas a la 2ime priode (aprs celle de la mise a zro la sortie). Lentre Load permet de raliser le comptage ou le bloquer:il faut quil soit 0 pour Lentre DIR permet de faire un comptage ou un dcomptage: lorsquil est 1,le compteur ralise un comptage et lorsquil est 0 le compteur ralise un dcomptage. Lentre DIN permet de charger la valeur dentre dans ce cas donc zro.3. Excdent 3Dans cette partie on doit crire un programme en VHDL qui ralise un compteur-dcompteur en excdent 3, pour cela on suit les mme tapes que pour la partie 1 et on modifie le model conter comme suit:

Puis on a cre son TestBench

CONCLUSIONCe TP nous as permet de raliser le dveloppent dun design on partant dune description VHDL qui est destin de reprsenter le comportement et l'architecture dun systme lectronique numrique la ralisation de la simulation de circuits lectroniques, et aussi dcrire le fonctionnement dun circuit lectronique programmable (compteur)dans notre cas..