10èmes Journées Pédagogiques JPCNFM 2008, Saint Malo 26-28 novembre 2008

Initiation à la caractérisation, simulation et modélisation

en haute fréquence de composants passifs et actifs

Aude Ferlet (ingénieur INSA-SGM 2008), Abdelkrim Medjahdi, Francis Calmon,

Martine Le Berre, Guillaume Hyvert, Anne Kaminski, Christian Gontrand et Alain Poncet (directeur du CIMIRLY)

1. Introduction Nous proposons d’initier nos étudiants à la caractérisation, la simulation et la modélisation de composants actifs et passifs en haute fréquence (quelques GHz). Cette formation cible les étudiants au niveau master ou école d’ingénieur dans les filières orientées ‘‘composants et matériaux semiconducteurs’’ ou ‘‘conception de systèmes intégrés’’. Partant d’un circuit réalisé en technologie CMOS 0.35 µm (AustriaMicroSystems) contenant des composants passifs (inductances, capacités) et actifs (transistors NMOS) ainsi que les motifs de de-embedding, les étudiants peuvent travailler à plusieurs niveaux :

- en simulation / modélisation : détermination des caractéristiques électriques à partir du modèle compact disponible dans le design-kit (ex. coefficient de qualité Q de l’inductance, fréquence de transition ft du transistor …), simulation par éléments finis (ex. COMSOL) de l’inductance etc.

- en caractérisation : mesures des paramètres-S pour obtenir la valeur de l’inductance et son coefficient de qualité, de la fréquence de transition du transistor etc.

- en conception : à partir de ces éléments, concevoir une fonction analogique par exemple un oscillateur (contrôlé en tension).

Les notions nouvelles introduites lors de cet apprentissage concernent notamment : - vue physique (layout) des éléments passifs (inductance, capacité) et actifs (transistors), - modélisation compacte et introduction des effets en haute fréquence (exemple : couplage avec le

substrat dans le modèle de l’inductance), - caractérisation RF : calibration (par exemple de type SOLT) et de-embedding, paramètres-S,

définition ft etc. - conception RF : simulation dans le domaine fréquentiel, adaptation d’impédance etc.

2. La technologie et les structures réalisées La technologie utilisée du fondeur AustriaMicroSystems (AMS) est intitulée : C35B4C3 (technologie CMOS 0.35 µm avec 4 niveaux de métal et 2 niveaux de polysilicium). Le coût, via les circuits multi-projets du CMP (http://cmp.imag.fr/), est de 650 euros/mm² pour 25 puces (avec un minimum de 3 mm²). Le premier circuit réalisé contient plusieurs structures de test :

- Transistors NMOS 0.35µm x 10µm avec différents nombres de doigts de grille, - Capacités (à base de transistors NMOS avec source et drain reliés) : 0.35µm x 10µm avec différents

nombres de doigts de grille, - Motifs open, short et thru pour le de-embedding des transistors et des capacités, - Inductances avec accès 1 port, - Motifs open et short pour le de-embedding des inductances.

Les circuits ne sont pas mis en boîtier, les caractérisations se font directement sur silicium avec des pointes GSG (masse – signal - masse). Un deuxième circuit contenant un oscillateur a été réalisé (voir section 4).

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Figure 1 : Vue layout et photo du circuit réalisé en technologie AMS CMOS 0.35µm

3. Caractérisations et analyses

3.1. Calibration et de-embedding Les techniques utilisées sont classiques :

- calibration de type SOLT (short, open, load, thru) à partir d’un substrat de calibration adapté à nos pointes GSG (masse – signal – masse),

- de-embedding avec un motif open (élimination des éléments parallèle) et short (élimination des éléments série). Finalement la matrice transZ intrinsèque au composant est donnée par :

OPENSHORTOPENDUT

transYYYY

Z−

−

−

=11

Équation 1

Les mesures se font sous-pointes avec un analyseur de réseau (8510C) contrôlé par le logiciel IC-CAP. Ce dernier nous permet de :

- piloter l’analyseur (et les SMUs), - rapatrier les mesures calibrées, - traiter les mesures : de-embedding, affichage, calculs sur les matrices etc.

Figure 2 : Photos de l’installation

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3.2. Caractérisation des inductances La mesure du paramètre S11 (inductance avec un accès 1 port) permet de remonter à l’impédance puis à la capacité et au facteur de qualité. L’inductance autour de 1.5 nH présente un facteur de qualité autour de 5 à 3 GHz (valeurs conformes aux données du design-kit). La Figure 3 et la Figure 4 présentent quelques résultats expérimentaux.

Figure 3 : Extraction de la valeur de l’inductance P014 (sans et avec de-embedding) [Ferlet 08]

Figure 4 : Extraction de la valeur du facteur de qualité de l’inductance

SP014 [Ferlet 08]

3.3. Caractérisation des capacités Les capacités MOS sont réalisées à partir des structures de transistors NMOS avec drain et source reliés (Figure 5). Les paramètres S mesurés (après de-embedding) sont transformés en paramètres Y et permettent d’accéder aux deux capacités (Cga « gate-to-all » et Cgc « gate-to-chanel » [San Andrès 06] (Figure 6). L’intérêt d’une mesure en haute fréquence (au dessus de 100 MHz, jusqu’à quelques GHz) et d’obtenir une meilleure résolution par rapport à une caractérisation C-V traditionnelle. Cette technique de caractérisation (« split C-V ») associée à une mesure statique I-V sur le transistor associé permet une extraction de la mobilité effective dans le canal du transistor ([Sodini 82]).

-2 -1 0 1 20.05

0.10

0.15

0.20

0.25

0.30

0.35

0.40

C (

pF

)

Vg (V)

Cgc RFCV 400 MHz

Cgc split CV trad.

Figure 5 : Capacité MOS réalisée à partir d’un

transistor NMOS [San Andrès 06] Figure 6 : Comparaison C-V

technique traditionnelle et en HF

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3.4. Caractérisation des transistors Après une mesure statique I-V (Figure 7), la mesure des paramètres S pour un point de fonctionnement donné permet d’extraire la fréquence de transition.

0,0E+00

5,0E-03

1,0E-02

1,5E-02

2,0E-02

2,5E-02

3,0E-02

0,00 0,50 1,00 1,50 2,00 2,50 3,00

Vds [V]

Id [

A]

Id (Vgs=1,5V)

Id (Vgs=1,4V)

Id (Vgs=1,3V)

Id (Vgs=1,2V)

Id (Vgs=1,1V)

Id (Vgs=1,0V)

Id (Vgs=0,9V)

Id (Vgs=0,8V)

Id (Vgs=0,7V)

Id (Vgs=0,6V)

Figure 7 : Caractéristiques Id -Vds pour différents Vgs

(transistor NMOS 0.35µm x 10µm avec 20 doigts de grille)

La fréquence de coupure tf est extraite lorsque le gain en courant (in

d

i

i) est égal à 1 avec la sortie en court-

circuit (côté drain) et l’entrée commandée par une source de courant (côté grille). La conséquence est que

gr et gdC n’interviennent pas dans la définition de tf . On peut montrer facilement (à partir d’un schéma

équivalent en petits signaux) que )( gdgs

m

in

d

CC

g

i

i

+

≈

ω

[Lee 98], soit )( gdgs

mt

CC

g

+

≈ω Équation 2

D’un point de vue expérimental, la fréquence tf est déterminée à partir de la mesure du paramètre h21 (module égal à 1 c.à.d. 0 dB). Les paramètres H sont calculés à partir des paramètres S mesurés (après de-embedding). Le module de h21 décroît avec une pente de -20dB/décade, et la valeur de tf est obtenue par extrapolation (Figure 8).

-10

0

10

20

30

40

50

1,E+07 1,E+08 1,E+09 1,E+10 1,E+11

Frequency [Hz]

Ma

g(h

21

) [d

B]

MAG(h21) Vgs=1V

MAG(h21) Vgs=1,1V

MAG(h21) Vgs=1,2V

MAG(h21) Vgs=1,3V

MAG(h21) Vgs=1,4V

MAG(h21) Vgs=1,5V

MAG(h21) Vgs=0,9V

MAG(h21) Vgs=0,8V

MAG(h21) Vgs=0,7V

MAG(h21) Vgs=0,6V

0

5

10

15

20

25

30

0,0E+00 5,0E-02 1,0E-01 1,5E-01

Ids / W [mA/µm]

ft [

GH

z]

Figure 8 : Caractéristique Mag(h21) et ft : transistor NMOS 0.35µm x 10µm avec 20 doigts de grille (Vds = 3V)

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4. Conception d’un oscillateur A partir des éléments étudiés séparément (inductance, transistor), nous pouvons envisager de concevoir un circuit oscillateur fonctionnant entre 1 et 2 GHz. Une structure différentielle basée sur une configuration croisée et une cellule oscillante {L, C} a été dessinée et réalisée (Figure 10Figure 9). L’inductance est celle caractérisée dans la section 3.2, la capacité est un varactor (réalisé à partir d’un transistor MOS).

Pour une caractérisation plus facile, les puces VCO peuvent être collées sur substrats en alumine (avec quelques zones métallisées), des bondings entre la puce et les zones métallisées permettront d’accéder facilement aux polarisations continues. Quelques résultats expérimentaux sont regroupés sur la Figure 11 et la Figure 12.

Figure 9 : Structure de l’oscillateur

Figure 10 : Vue complète de 2 VCOs (layout et photo)

1,7

1,8

1,9

2

2,1

2,2

2,3

0 1 2 3 4 5

Vtune [V]

freq

[G

Hz]

-32

-31

-30

-29

-28

-27

-26

P [

dB

m]

freq [GHz]

P [dBm]

-90

-80

-70

-60

-50

-40

-30

-20

-10

2,2900E+09 2,2905E+09 2,2910E+09 2,2915E+09 2,2920E+09 2,2925E+09

Frequency [Hz]

P [

dB

m]

Figure 11 : Mesures du VCO Figure 12 : Spectre du VCO

(Vdd=Vpol=Vbuffer=3.3V, Vtune=4V)

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5. Bilan La réalisation d’un circuit dans une technologie faible coût permet de disposer de nombreuses structures de test pour une caractérisation en haute fréquence directe sur silicium. De nombreux enseignements peuvent reposer sur l’exploitation de ce circuit :

- techniques de caractérisation haute fréquence (définition et mesures des paramètres S, transformation S - Y - Z…, calibration, de-embedding, structures de test avec plots GSG …)

- mesures d’inductances : capacité et coefficient de qualité en fonction de la fréquence, lien avec un modèle « SPICE », extraction du modèle équivalent … On peut aussi envisager une simulation de l’inductance sous COMSOL Multiphysics (3D) ou HFSS (3D) ou Momentum (2D½).

- mesures de capacités MOS : capacité d’inversion, d’accumulation, lien avec schéma petit signal du transistor, extraction de mobilité effective dans le canal…

- mesures de transistors : extraction de la fréquence de transition, lien avec le modèle « SPICE » … Ces composants peuvent ensuite être utilisés dans une fonction telle un oscillateur en intégrant la même inductance et les mêmes transistors.

Références [Ferlet 08] A. Ferlet, "Simulation, modélisation et caractérisation de composants semi-conducteurs en haute

fréquence", Rapport de projet de fin d’études, INSA de LYON, 2008

[Lee 98] T.H. Lee, "The Design of CMOS Radio-Frequency Integrated Circuits" Cambridge University press, 1998

[San Andrés 06] E. San Andrés, L. Pantisano, J. Ramos et al., "RF Split Capacitance–Voltage Measurements of Short-Channel and Leaky MOSFET Devices", IEEE electron device letters, vol. 27, n°. 9, pp.772- 774, 2006

[Sodini 82] C.G. Sodini, T.W. Ekstedt, J.L. Moll et al., "Charge accumulation and mobility in thin dielectrics MOS transistors", Solid State Electron., vol.25, n°.9, pp. 833-841, 1982

Remerciements Nos remerciements s’adressent au service CMP (Circuits Multi-Projets) de Grenoble (http://cmp.imag.fr/) pour le support et le suivi dans la réalisation des circuits.

Contacter les auteurs Aude Ferlet est ingénieur INSA, département Science et Génie des Matériaux (promotion 2008). Abdelkrim Medjahdi et Guillaume Hyvert sont doctorants à l’Institut des Nanotechnologies de Lyon. Francis Calmon, Martine Le Berre, Anne Kaminski, Christian Gontrand et Alain Poncet sont enseignants -chercheurs à l’INSA de Lyon et membres de l’Institut des Nanotechnologies de Lyon. Pour toute question et partage d’expérience similaire : Francis Calmon

francis.calmon@insa-lyon.fr tél. : 04 72 43 61 59 fax : 04 72 43 60 81

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