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ENSEIRB-MATMECA mercredi 20 janvier 2010
ELECTRONIQUE - lère année
Examen d'électronique numérique
Durée : 2 H - Documents, calculatrices, téléphones portables interdits
I) EXERCICE 1 : SYNTHESE D'UN SOUSTRACTEUR
On souhaite réaliser un système permettant d'effectuer la soustraction entre un nombre
A = (Ai Ao)2 et un nombre B = (Bi BO)I, tous deux positifs et codés en binaire naturel (non
signé). Le résultat pouvant être négatif, un bit de signe Sgn représente le signe du résultat de
l'opération A - B.
S=A-B
I /r< o \ i _ 7J|
80 g i Sgn } S g n - O s i A - B > 0
^ ^ = l s i A - B < 0
1) Cette fonction est-elle de type combinatoire ou séquentielle. Justifier votre réponse.
2) Représenter, en utilisant des tableaux de Karnaugh, les valeurs de S = {Sgn , (Si 80)2 }en
fonction des différentes valeurs de A = (Ai A0)i et B = (Bi 80)2.
3) En déduire la lere forme normale de Sgn, Si et SQ.
II) EXERCICE 2 : SYNTHESE D'UN COMPTEUR/DECOMPTEUR
On désire concevoir un compteur/décompteur 2 bits fonctionnant sur 4 états
représentés par Q = (Qi Qo)2 . Ce système est synchrone de l'entrée d'horloge H active sur
front montant.
E
UPQo
H Qi
La succession des états s'effectue de façon croissante ou décroissante en fonction de
l'état de l'entrée de commande UP :
- si UP = 0 (mode décompteur) : Q prend successivement les valeurs 3,2,1, 0,3,... en boucle
- si UP = 1 (mode compteur) : Q prend successivement les valeurs 0,1, 2,3, 0,... en boucle
Une autre entrée, l'entrée de validation E, permet d'autoriser ou non le
comptage/décomptage :
- si E = 0 (arrêt) : Q est inchangée même lors des fronts actifs de l'horloge.
- si E = 1 (validation) : Q évolue selon l'état de l'entrée UP tel que décrit ci-dessus.
Les entrées E et UP ont un effet sur le système sur chaque front actif de l'horloge, même
en cours de cycle.
1) Combien de bascules D sont nécessaires à la réalisation de compteur/décompteur ?
2) Donner le diagramme d'états de cet automate (les états seront directement désignés par les
valeurs de Q).
3) Donner les tables de Karnaugh d'excitation de Qin+i et Qon+i (valeurs futures de Qi et Qo)
en fonction de E, UP, Qi et Qo.
4) En déduire les expressions des équations d'excitation Qin+i et Qon+i en cherchant bien sûr à
les simplifier au maximum (noter que l'utilisation de l'opérateur OU EXCLUSIF permet de
compacter considérablement l'écriture de ces expressions...).
EXERCICE III : Description VHDL d'un circuit
Soit la description VHDL ci-dessous
ENTITY circuit ISPORT ( A, B : IN stdjogic;
E : IN std_logic_vector (1 downto 0);RESET : IN stdjogic;H : IN stdjogic;S : OUI stdjogic);
END circuit;
ARCHITECTURE Behavioral OF circuit IS
SIGNAL K : stdjogic;SIGNAL CODE : stdjogic_vector (1 downto 0);
BEGIN
S <= NOT K;
mon_process : PROCESS (H)BEGIN
IF (H'event AND H=T) THENIF RESET='0' THEN
K<= '0';CODE <= "00"; o
ELSECODE <=E;CASE CODE IS
WHEN "00" => K<=A;WHEN "01"H=> K<=B;WHEN "10V=> K<=NOT K;WHEN others => K<=K;
END CASE;END IF;
END IF;END PROCESS mon_process;
END Behavioral;
1) Pour chacun des signaux S, K et CODE, indiquer en justifiant votre réponse s'il est la
sortie d'un circuit combinatoire ou d'un circuit séquentiel.
2) Combien de bascules D seront nécessaires pour synthétiser ce circuit ? Justifiez votre
réponse.
5) Dans le process mon_process, le signal RESET agit-il de façon synchrone ou
asynchrone ? Justifier votre réponse.
1) Dessiner avec des circuits combinatoires de base (portes logiques, multiplexeur) et des
bascules D le schéma du circuit une fois le code VHDL synthétisé (on appelle ce schéma
le schéma RTL Régis ter Transfert Level).
5) Complétez sur la dernière feuille les chronogrammes de fonctionnement de ce circuit
(dans la version non modifiée). Vous penserez à bien noter votre nom sur cette feuille et
la rendre avec votre copie. Remarque : pour le signal CODE utiliser la représentation
décimale comme cela est fait pour le signal E.
6) Donner la description en VHDL de l'architecture (ne pas mettre l'entité) d'un
multiplexeur 4 vers 1 purement combinatoire ayant les caractéristiques suivantes :
- 4 entrées A, B, C et D (signaux sur 1 bit)
- 1 entrée d'adresse CODE (vecteur de 2 bits)
-1 sortie S (signal sur 1 bit)
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