etude et implémentation d’un amplificateur opérationnel
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Ministère de l’Enseignement SupérieurUniversité de Sousse
*-*-*-*-*Institut Supérieur des Sciences Appliquées et de Technologie de Sousse
Mémoire de mastère
Etude et implémentation d’un amplificateur opérationnel CMOS auto contrôlable par un test
IDDQIDDQ
Réalisé par : Karmani Mouna
Encadré par : Mr. Hamdi Belgecem
Année Universitaire 2006/2007
Plan de l’exposé
� Introduction� Test des circuits intégrés� Les méthodes de test des circuits intégrés� Etude d’un amplificateur opérationnel
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Conclusion et perspectives
Introduction
Introduction
Les techniques de test des circuits intégrés ne cessent de croîtrepour répondre :
� D’une part aux exigences de qualité, de fiabilité et desécuritéimposéeparle marché.
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sécuritéimposéeparle marché.
� Et d’autres part aux progrès de la technologie des circuitsintégrés.
Introduction
Introduction
� Les SOC (System On Chip) sont des circuits intégrés qui fontcohabiter sur une même puce des parties numériques, mais aussi desparties analogiques qui ne représentent qu’une petite partie d’un SOCen terme de surface mais sa complexité est importante et son coût detestl’est également.
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testl’est également.
� le test analogique nécessite des testeurs analogiques capables degénérer des signaux analogiques avec une très grande précision etsont donc extrêmement coûteux
Introduction
Dans le contexte technologique et économique actuel, laréduction du coût de test des circuits mixtes et l’améliorationde sa qualité est un défi crucial pour les fabricants de systèmesembarqués.
Introduction
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embarqués.
Plan de l’exposé
� Introduction� Test des circuits intégrés� Les méthodes de test des circuits intégrés� Etude d’un amplificateur opérationnel
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Conclusion et perspectives
Test des circuits intégrés
Définitions
� Le test des circuits intégrés est une procédure parlaquelle on peut distinguer si un circuit est fonctionnelou non.
� Donc le but du testestd’éviter les circuits défaillants
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� Donc le but du testestd’éviter les circuits défaillantsqui ne se comportent pas comme ils devraient.
� La défaillance est la cessation de l’aptitude d’uneentité à accomplir une fonction requise.
Test des circuits intégrés
Définitions
� Les causes d’une défaillance sont les circonstancesliées à la conception, la fabrication ou l’emploi et quientraînent la défaillance.
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� Donc une défaillance est due au défaut qui est l’étatphysique du système ou de son environnement.
� L’effet d’une défaillance est l’ensemble desmodifications de toute nature qui se produisent aprèsl’occurrence de la seule défaillance.
Test des circuits intégrés
Définitions
� Une défaillance a un effet interne et un effet externe.
� L’effet interne d’une défaillance est la faute qui est uneffet fonctionnellocal.
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effet fonctionnellocal.
� L’effet externe de cette défaillance est l’erreur qui estun effet fonctionnel observable.
Test des circuits intégrés
Les modèles de fautes en CMOS
� Stuck-at : C’est le collage à 0 ou à 1 d’une ligne deconnexion.
� Stuck-open : C’est le collage d’un transistor à l’étatbloquant.
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bloquant.
� Stuck-on: C’est le collage d’un transistor à l’état passantpermanent.
� Bridging-fault : Ce type de faute est du à un court-circuitentre deux ou plusieurs lignes de connexion d’un circuit.
Les modèles de fautes en CMOS
�Delay-fault : c’est le retard sur le temps de montée ou dedescente des signaux sur certaines lignes d’interconnexions.
� Parametric-fault : c’est un modèle de fautes dues à desdéviationsdesparamètresdecertainstransistorsparrapport
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déviationsdesparamètresdecertainstransistorsparrapportaux spécifications d’origine.
� Byzanthine-fault : c’est une faute qui n’est pas modéliséepar un des modèles précédents. Cette classe forme lesfautes complexes qui sont souvent très difficile à détecter.
Test des circuits intégrés
Les modèles de fautes en analogique
Pour les circuits analogiques CMOS, les fautes peuventêtres classées selon deux types :
� les fautescatastrophiques(commeles courts-circuits et les
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� les fautescatastrophiques(commeles courts-circuits et lescircuits ouverts).
� Les fautes paramétriques.
Plan de l’exposé
� Introduction� Test des circuits intégrés� Les méthodes de test des circuits intégrés� Etude d’un amplificateur opérationnel
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Conclusion et perspectives
La procédure du test
Les méthodes de test des circuits intégrés
Circuit sous testGénérateur
des vecteurs de test
Signal d’entrée Signal de sortie
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Analyseur de réponse
Réponse d’un circuit fonctionnant correctement .
Diagramme schématique Décrivant la procédure de test
La procédure du test
Le test des circuits intégrés numériques ou bien analogiques peut être classé en deux catégories :
le testexterne
Les méthodes de test des circuits intégrés
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� le testexterne
� le test interne
Les méthodes de test
� Conception pour le test (DFT)
� Les méthodes de balayage (scan path)
Les méthodes de test des circuits intégrés
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� Le built in self test (BIST)
� Le test IDDQ
� L’auto-contrôle
� Utilisation de redondance matérielle
Plan de l’exposé
� Introduction� Test des circuits intégrés� Les méthodes de test des circuits intégrés� Etude d’un amplificateur opérationnel
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Résultats de simulations� Conclusion et perspectives
Etude d’un amplificateur opérationnel CMOS
L’amplificateur opérationnel
L’amplificateur opérationnel est un circuit électronique intégré caractérisé par :
� Un gain en tension élevé.
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� Un gain en tension élevé.
� Une grande impédance d’entrée.
� Une faible impédance de sortie.
Etude d’un amplificateur opérationnel CMOS
L’amplificateur différentiel
VoutAV*V i
ViV+
+
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Vout
V--
Diagramme schématique d’un amplificateur opérationnel idéal
Structure générale d’un amplificateur opérationnel
Etude d’un amplificateur opérationnel CMOS
Etage de conversion
Etage secondaire
Cc
Amplificateur
V+
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conversion secondaire de gain
Vout
Amplificateurdifférentiel d’entrée
V-
Structure générale d’un amplificateur opérationnel
Topologie d’un amplificateur CMOS à deux étages
VDD
M7M5M8
V+V-
Etude d’un amplificateur opérationnel CMOS
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Vout
V+
M2M1V-
M9 M3M4 M6
VSS
Circuit d’un amplificateur opérationnel CMOS à deux étages
Implémentation de l’AOP CMOS
Etude d’un amplificateur opérationnel CMOS
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Layout de l’AOP CMOS en technologie 0.25µµµµm
Résultats de simulations
Etude d’un amplificateur opérationnel CMOS
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Allures des tensions d’entrée et de sortie de l’AOP CMOS
Résultats de simulations
L’expression du gain de l’amplificateur opérationnel CMOS estdonnée par la relation suivante :
A = Vout/(V+- V-)
Etude d’un amplificateur opérationnel CMOS
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AdB = 20log | A |AN
A = 38
AdB = 32 dB
Résultats de simulations
Etude d’un amplificateur opérationnel CMOS
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Allure du courant arrivant à la masse
Plan de l’exposé
� Introduction
� Test des circuits intégrés
� Les méthodes de test des circuits intégrés
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Conclusion et perspectives
Le test de courant IDDQ utilisant un capteur de courant intégré
Principe du test IDDQ
VDD
BLOCPMOS
BLOC
Entrées
Sortie
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VSS
BLOCPMOS
CUT
BICS
IDDQ
L’insertion de capteur de courant intégré pour mesurer le courant IDDQ
d’un circuit CMOS sous-test
La méthode d’estimation de courant IDDQ
� Le courant de référence du BICS sera égal au courant IDDQ
minimal de l’ensemble des défauts.
� Afin de faire les simulations, les ‘bridging faults’ sontprovoquéesdans le circuit à tester en utilisant un transistor
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provoquéesdans le circuit à tester en utilisant un transistord’injection de fautes de type NMOS dont l’activation provoquela faute désirée
Injection de défauts dans l’AOP CMOS
Dans l’amplificateur opérationnel CMOS on va provoquer quelques défauts à l’aide du transistor d’injection de faute NMOS M I.
Défaut1 : court-circuit entrele drain et la sourcedu transistor
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� Défaut1 : court-circuit entrele drain et la sourcedu transistorM6.� Défaut 2 : court-circuit entre la grille et le drain du transistor M5.
� Défaut 3 : court-circuit entre la grille et le drain du transistor M7.
� Défaut 4 : court-circuit entre le drain et la source du transistorM9.
Injection du défaut 1 dans l’AOP CMOS
VDD
M 8 M 7M 5
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M 9
VSS
V11
M I
VoutV+M 2M 1
V-
M 3 M 4
M 6
L’amplificateur opérationnel CMOS avec provocation du défaut1
Injection du défaut 1 dans l’AOP CMOS
Pour le transistor d’injection de fautes MI on a :L = 0.25µm et W = 1µm.
31Layout de l’AOP CMOS présentant le défaut 1 en technologie 0.25µµµµm
Injection du défaut 1 dans l’AOP CMOS
32Allures du signal d’activation VI1 du transistor MI , de la tension d’entrée v+ et celle de sortie Vout.
Injection du défaut 1 dans l’AOP CMOS
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Allure du courant IDDQ arrivant à la masse
Injection du défaut 2 dans l’AOP CMOS
M8
VDD
VI2
M I
M7M5
V+V-
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VSS
Vout
M9
V+
M2M1
V-
M3 M4 M6
L’amplificateur opérationnel CMOS avec provocation du défaut2
Injection du défaut 2 dans l’AOP CMOS
35Layout de l’AOP CMOS présentant le défaut 2 en technologie 0.25µµµµm
Injection du défaut 2 dans l’AOP CMOS
36Allures du signal d’activation VI2 du transistor MI , de la tension d’entrée v+ et celle de sortie Vout.
Injection du défaut 2 dans l’AOP CMOS
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Allure du courant IDDQ arrivant à la masse
M8
VDD
� VI3
MI
M7M5
Injection du défaut 3 dans l’AOP CMOS
38
M9
V+
M2M1
V-
M3 M4 M6
VSS
Vout
L’amplificateur opérationnel CMOS avec provocation du défaut2
Injection du défaut 3 dans l’AOP CMOS
39Layout de l’AOP CMOS présentant le défaut 3 en technologie 0.25µµµµm
Injection du défaut 3 dans l’AOP CMOS
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Allures du signal d’activation VI3 du transistor MI , de la tension d’entrée v+ et celle de sortie Vout.
Injection du défaut 3 dans l’AOP CMOS
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Allure du courant IDDQ arrivant à la masse
Injection du défaut 4 dans l’AOP CMOS
VDD
M7M5M8
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V- V+
M1 M2 Vout
M9 M3 M4 M6
VSS
MIVI4
L’amplificateur opérationnel CMOS avec provocation du défaut 4
Injection du défaut 4 dans l’AOP CMOS
43Layout de l’AOP CMOS présentant le défaut 2 en technologie 0.25µµµµm
Injection du défaut 4 dans l’AOP CMOS
Présence
de défaut 4
Absence
de défaut4
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de défaut 4
Allures du signal d’activation VI4 du transistor MI , de la tension d’entrée v+ et celle de sortie Vout.
Les méthodes de test des circuits intégrés
Injection du défaut 4 dans l’AOP CMOS
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Allure du courant IDDQ arrivant à la masse
Implémentation du BICS
CUT
VDD
VDD
M5
EXT
VDD
M6
VDD
I
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IDDQ - IREF IREF
IDDQ
Venable M4M3
Pass/fail
M1 M2M0
� VSS
IREF
Capteur de courant intégré en technologie CMOS 0.25µm
Implémentation du BICS
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Layout du capteur de courant intégré en technologie 0.25µµµµm
Implémentation du BICS
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layout correspondant à l’AOP CMOS présentant les quatre défauts
Implémentation du BICS
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Layout en technologie 0.25µµµµm du capteur de courant intégré inséré en sérieentre l’AOP CMOS présentant les quatre défauts et la masse
les plots d’entrée/sortie
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Dessin physique d’un AOP CMOS auto contrôlable par un BICS en technologie 0.25µµµµm
Résultats de simulations
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Une simulation SPICE avec provocation du défaut 1
Résultats de simulations
52Une simulation SPICE avec provocation du défaut 2
Résultats de simulations
53Une simulation SPICE avec provocation du défaut 3
Résultats de simulations
54Une simulation SPICE avec provocation du défaut 4
Résultats de simulations
55Une simulation SPICE avec provocation simultanée des défauts 3 et 4
Résultats de simulations
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Une simulation SPICE avec provocation simultanée des défauts 2, 3 et 4
Plan de l’exposé
� Introduction� Test des circuits intégrés� Les méthodes de test des circuits intégrés� Etude d’un amplificateur opérationnel
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� Etude d’un amplificateur opérationnel CMOS
� Le test de courant IDDQ utilisant un capteur de courant intégré
� Conclusion et perspectives
Conclusion et perspectives
� D’après les résultats de simulation on peut conclure que le testIDDQ s’est montré très efficace puisque le capteur de courant intégréa détecté la majorité des fautes injectées dans l’AOP CMOS enutilisantun transistord’injectiondefautes.
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� Ainsi, nous avons vu que le capteur du courant intégré est unesolution possible pour la détection des fautes dans les circuits intégrésCMOS, mais il ne faut pas négliger l’impact de l'introduction de cecapteur sur les performances du circuit sous test.
utilisantun transistord’injectiondefautes.
Merci pour votre attention
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