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Un exemple de valorisation réussie :« Matrice », un échantillonneur 12bits

au delà du GS/s pour l’oscilloscopie numérique.

Sinusoïde de 50MHz, 1Vc, échantillonnée à 2Gs/s par la MATRICE V1

• D. Breton, M.Bouchel, V.Tocut

• E. Delagnes

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Description générale du circuit

• Circuit intégré spécifique (ASIC) basé sur les développements de mémoires analogiques pour l’expérience ATLAS (collaboration IN2P3/CEA).

• Échantillonnage et sauvegarde analogique de 2500 points d’un signal sur une tranche de temps, avec les caractéristiques suivantes :

• Grand rapport signal/bruit (12bits soit 76dB).

• Basse consommation (500mW crête).

• Large bande passante (>300MHz).

• Fréquence d’échantillonnage variable jusqu’à 2 GS/s.

• Très faible coût (~30 Euros/voie).

• Compacité(<2cm²).

• Gain apporté sur des cartes d’acquisition par rapport à l’état de l’art, basé sur des ADC flash :

• facteur 10 sur le rapport signal/bruit, la consommation et la taille

• facteur 100 sur le coût

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Cadre du projet : une R&D valorisée

• Brevet français (CNRS/CEA) déposé par D.Breton et E.Delagnes sur le concept en avril 2001, et actuellement en phase d’extension PCT tous pays.

• Dans le domaine de l’oscilloscopie numérique, partenariat avec Chauvin-Arnoux/Métrix via le C4I.

• Circuit utilisé ici comme cœur de deux nouvelles gammes d’appareils (portables et fixes).

• Prototypes développés et validés sur 1999-2002 dans le cadre d’un contrat de 1MF.

• Mise sur le marché des appareils début 2003.

• Négociation sur les royalties (menée par le FIST) en cours.

• Champs d’applications potentiels très larges :

• industriels à prospecter (radar, imagerie médicale, …).

• utilisation interne en cours :

• au CEA, pour Mégajoule.

• à l’IN2P3, pour ATLAS et d’autres j’espère ...

4

Problématique commerciale

• Le TDS 220 de TEKTRO et ses successeurs (série TDS 300) ont bouleversé le marché de l’oscilloscopie numérique de bas et moyenne gamme :

• Faible coût.

• Basse consommation.

• Compact.

• Fréquence d’échantillonnage respectable >= 1 GS/s.

Ils utilisent des mémoires analogiques qui intègrent également la gestion du trigger.

Pour survivre, un fabricant d’oscilloscopes doit pouvoir proposer des produits du même type si possible plus performants.

Portable

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Historique du projet

• C4I à la recherche d’experts en mémoires analogiques pour Métrix .

• Premier contact LAL/SACLAY/C4I/ Métrix : jan 97.

• Quelques mois de réflexion puis dépôt de bilan de Métrix .

• Rachat par Chauvin-Arnoux début 98.

• Reprise du contact : nov. 98.

• Dépôt enveloppe Soleau à l’INPI : fév 99.

• Cahier des charges et contrat juillet 99.

• Travail de design des circuits en parallèle depuis début 99.

• 1ère soumission (échantillonneur seul) : novembre 99.

• Début des tests : mars 00.

• 2ème soumission (chip complet) : février 01.

• Dépôt du brevet : 23 avril 01.

• Tests : depuis juin 01. Toujours en cours …

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Fétalon(50MHz)

Amplivertical

Gestion du trigger+

Base de temps+

Détecteur de pic+

Échantillonneur analogique (20 lignes x 128 colonnes)

Vin

Schéma fonctionnel d’un canal d’oscilloscope

Processeur

Liaisonsérie

+

-

Triggerbrut

ADC12 bits

1,25MHz

Partie centrale de commande

Un canal

ECRAN

Tableaude commandes

Barrière d’isolation

7

Matrice analogique des cellulesde stockage

(20 lignes x 128 colonnes)Mux

Vin Vout

Buffersde sortie

Base de temps(17 bits)

Fétalon(50MHz)

Horloged’écriture

VA

Schéma fonctionnel de l’échantillonneur

Synchronisation

Triggerasynchrone

Vernier VA

Trigger synchrone

Interface série

Sel+

-

Gestion de la logiqueet lecture de la matrice Liaison

série

ADC Data12

Gestionde l ’ADC

Buffersd ’entrée

+

-

Logique

Logi-que

Logique

Logi-que

Gestion du trigger

Buffersde lecture

Phototrig Stop écriture

Triggerbrut

Détecteurde pic

Bypass

Proto 1

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Cahier des charges initial de l’échantillonneur

• Echantillonnage variable de 2,5MS/s jusqu’à 1GS/s.

• Bande passante analogique: 130MHz.

• Gamme dynamique : >=7 bits puis >= 10 bits RMS.

• Profondeur mémoire : 2500 points.

• Amplitude max : 1V crête- crête.

• Fréquence d’horloge principale : 50MHz.

• Fréquence de lecture : 1,25MHz.

• Jitter d’échantillonnage : < 200ps RMS.

• Distorsion harmonique : < 60dB pour un sinus de 25MHz.

• Détecteur de pics entrelacé (min, max et signal sur la même période de temps) : précision 20% à 100MHz équivalent.

• Consommation : < 1W en acquisition continue .

• Techno : pur CMOS 0.8µm d’AMS (la moins chère du marché)

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Comment échantillonner à Fs=1Gs/s lorsque l’horloge ne fait que Fp=50Mhz ??

1. On propage une impulsion calibrée à travers une ligne à retard contrôlable de L (=20) pas.

2. La sortie de chaque pas commande les switches de l’échantillonneur.

3. On asservit en phase la dernière sortie de façon à ce que le délai total de la ligne à retard (DLL) soit exactement égal à une période de Fp.

4. Pour obtenir (500MHz>= Fs >=50MHz), on autorise

un échantillonnage sur n, grâce à un masque de sélection.

3. On fait tourner le masque pour ne pas perdre de cellule.

4. Pour Fs<=50MHz, on change Fp (Fp=Fs et on écrit donc en ligne).

CompDePhase

d d d d d d

+20ns

=

Frontsd’échantillonnage

Track=commande switchs

DLL

(Une période d’horloge)

BER

BEH

Cs

SEB

SEHN

SEHP

enw*wi*

enwwp

Nouveauconcept

10

q

q

q

q

d

d

d

d

q

q

d

d

d

d

q

q

d

d

d

d

q

q

d

d

d

d

q

q

d

d

d

d

q

q

q

q

q

q

Registre de validation pair

C colonnes (128)

Vin+

Amplis tamponsd ’écriture

Registre d’écriture des colonnes

Registre de validation impair

Lignes à retardasserviesComparateurs de phase

et pompes de charge

Fp

Registre de référence

Vin-

Fp

Col 1 Col C Col C/2 +1Mise en forme

Structure de l’échantillonneur : une mémoire circulaire

L lignes (20)différentielles

11

Arrêt de la Matrice

1. A l’arrivée du Trigger:

=> Recopie au vol de la position des pointeurs. Mesure analogique fine du temps entre le trigger et

l’horloge (vernier).

2. Après traitement du trigger dans BTA (pré-trig, post-trig, trig after delay), génération du STOP :

Arrêt de l’écriture. Puissance coupée dans les amplis (90% du temps). Attente de la lecture.

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La lecture ...

s r r r r rFlect

r

r

r

rRegistre

de multiplexagede lecture

Registre de lecturedes colonnes

Vout+

s

Vout-

1. Lecture de l’état des registres.2. Lecture séquentielle de toutes les capas.3. Le µP réordonne les données.4. Le µP recale les données / Trigger5. Acquisition relancée.6. Affichage.

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Voici l’animal:(version 2)

60 mm2

250 000 transistors

3/4 full custom1/4 std cells

Boîtier EDQUAD 1280.4mm pitch

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Résultats

1. Principe validé et cahier des charges largement dépassé dès le premier proto de novembre 99.

2. 2ème soumission ambitieuse d’avril 2001 : Ajout du Min-max et du Bypass + améliorations mineures. Intégration:

De la liaison série + Base de temps. De la logique de trigger (logique 300MHz).

3. Chip reçu en juin 2001, banc de test (=oscillo) prêt (en partie) en Sept 2001

IS, BDT, Trigger = OK à 98% Partie analogique (testée sur un autre banc) OK à 99%.

4. Tests de l’ensemble toujours en cours.

C4I+

METRIX

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Performances mesurées

• Echantillonnage : 2,5MS/s jusqu’à 2GS/s en différentiel.

• Bande passante : 230MHz (normale)-320MHz(boostée).

• Gamme dynamique : >= 12 bits RMS.

• Profondeur mémoire : 2500 points.

• Amplitude max : 2V crête-crête.

• Fréquence d’horloge principale : 50MHz (fonctionne à 100MHz => 2GS/s).

• Fréquence de lecture : 1,25MHz.

• Jitter d’échantillonnage : 30ps RMS.

• Distorsion harmonique : < 60dB @ 25MHz.

• Précision vernier : < 35ps RMS.

En vert : au delà du

cahier des charges

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Piédestaux 1Gs/S => FPN + bruit ~ 1adcc rms (0.6mV)

Sinus 10MHz / 1GS/s, 1V

Toute la profondeur mémoire Un zoom ..

Tels que vus par l’utilisateur

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Sinus 10MHz / 250MS/s 1V Réponse à un échelon de 1.5V 1GS/s

Sinus 50MHz,1Vc,2GS/s FFT sinus 10MHz, 1GS/s

-60 dB

18

Utilisation pour application neutronique au CEA sur Mégajoule

7,2

-60,0

-57,5

-55,0

-52,5

-50,0

-47,5

-45,0

-42,5

-40,0

-37,5

-35,0

-32,5

-30,0

-27,5

-25,0

-22,5

-20,0

-17,5

-15,0

-12,5

-10,0

-7,5

-5,0

-2,5

0,0

2,5

5,0

1300,81264,4 1268,01270,01272,01274,01276,01278,01280,01282,01284,01286,01288,01290,01292,01294,01296,01298,0

Interpolation

Measurement

Circuit« Matrice»

seuil Trigger

Discriminateur + logique du trigger

Buffer d’entrée

Ampli Microcircuit

~*20~50cm

50

Anode du µMégas

ADC+

FIFO

câble en Nappe 30m

PC + Labview

Carte d’acquisition

0,1

-1,1

-1,0

-0,9

-0,8

-0,7

-0,6

-0,5

-0,4

-0,3

-0,2

-0,1

0,0

200,0-50,0 -25,0 0,0 25,0 50,0 75,0 100,0 125,0 150,0 175,0

Interpolation

Measurement

Mean

t (ns)

Normalized amplitude

Banc de test Métrix.Va être remplacé par une nouvelle

carte VME en cours de développement au LAL et qui sera utilisée chez nous pour ATLAS.

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Suite du projet.

• Production d’une première série de chips dans l’été 2002 avec de toutes petites modifs.

• Objectif de commercialisation du 1er scope début 2003.

• Négociation de la session de licence du brevet difficile (menée par le FIST).

• Malgré les performances de la puce elle-même (il faut les exploiter ! ), le retard de METRIX sur la concurrence n’est que partiellement comblé (20 ans de R&D sur ce type d’appareils chez TEKTRO).

• Des fonctionnalités comme la FFT “single shot” propre sont en effet novatrices (grâce au très grand rapport signal/bruit).

• Notre prestation se termine, mais METRIX est demandeur pour une suite.

• Nous développons actuellement une carte VME d’acquisition multicanaux basée sur la matrice pour utilisation dans des projets de physique. Devrait être prête a l’automne.

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Conclusion/Enseignements tirés• Le projet MATRICE a permis :

• De valoriser 6 ans de R&D sur ATLAS pour un montant de 1MF.

• De faire profiter une P.M.E. française des acquis liés aux développements pour la Big Science (ce n’est pas si fréquent).

• Techniquement, l’intérêt du projet réside:• Dans la possibilité d’aller jusqu’au bout d’une idée technique => réalisation +

dépôt de brevet (tout de même long et fastidieux : 4 à 5 ans en tout ! ).

• Dans le fait que le projet était suffisamment éloigné de l’acquis.

• Dans le fait que nos labos profitent déjà des développements techniques réalisés.

• Ceci n’est possible que si la relation labo-industriel est équilibrée:• Contrat à tiroir avec dates jalons.

• Risques partagés entre industriel et labo.

• Esprit de collaboration plus que de sous-traitance.

• L’industriel est tres intéressé dans le marché :

• Il paye la « main-d’œuvre » bon marché, et il ne paye pas l’expertise.

• Il profite de financements ANVAR .

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Pour finir, la preuve que notre projet intéresse …le CEA, qui nous demande maintenant d’être candidats à son concours national d’idées !

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Et la suite ...

• Tous les volontaires sont invités à une petite partie de soccer devant la terrasse à 19h.

• Mesdames et Mesdemoiselles, vous êtes les bienvenues !